JPH02295135A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH02295135A JPH02295135A JP1115134A JP11513489A JPH02295135A JP H02295135 A JPH02295135 A JP H02295135A JP 1115134 A JP1115134 A JP 1115134A JP 11513489 A JP11513489 A JP 11513489A JP H02295135 A JPH02295135 A JP H02295135A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- opening
- inp
- type
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 5
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 85
- 239000012535 impurity Substances 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 7
- 239000012159 carrier gas Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- 230000007705 epithelial mesenchymal transition Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 240000002329 Inga feuillei Species 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- -1 oxygen ions Chemical class 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔概要〕
ＩｎＰ系化合物半導体材料を用いた高電子移動度トラン
ジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎｍｏｂｉｌｉｔ
ｙ ｔｒａｎｓｉｓｔｏｒ：［｛ＥＭＴ）で構成され
る半導体装置の改良に関し、同一の半絶縁性１ｎＰ基板
上にＥ／Ｄ型ＨＥＭＴを制御性良く形成する為の構造を
提供することを目的とし、
ＩｎＰ基板上に順に形成されたＩｎＧａＡｓがらなるチ
ャネル層及びＩｎＡＪＡｓがらなる第一のキャリヤ供給
層及びＩｎＰがらなる第一のエノチング停止層及びＩ
ｎＡ７！Ａｓがらなるエンハンスメント／デプレッショ
ン間差電圧生成層及び同じ（ ＩｎＰからなる第二のエ
ッチング停止層及びＩ ｎＧａＡｓからなるコンタクト
層と、デプレッション型トランジスタ部分のゲート電極
形成領域に於いて表面から前記エンハンスメント／デプ
レッション間差電圧生成層表面まで貫通する開口と、エ
ンハンスメント型トランジスタ部分のゲート電極形成領
域に於いて表面から前記キャリヤ供給層表面まで貫通す
る開口と、前記デプレッション型トランジスタ部分に於
ける開口内に表出された前記エンハンスメント／デプレ
ッシゴン型差！ 圧生成層表面にショットキ・コンタク
トするゲート電極と、前記エンハンスメント型トランジ
スタ部分に於ける開口内に表出された前記キャリヤ供給
層表面にショットキ・コンタクトするゲート電極とを備
えるよう構成する。[Detailed Description of the Invention] [Summary] High electron mobility transistor using InP-based compound semiconductor material
y transistor: [{Regarding the improvement of semiconductor devices composed of EMTs, the aim is to provide a structure for forming E/D type HEMTs with good controllability on the same semi-insulating 1nP substrate. A channel layer made of InGaAs, a first carrier supply layer made of InAJAs, a first enoching stop layer made of InP, and an I
nA7! An enhancement/depletion differential voltage generation layer made of As, a second etching stop layer made of InP, a contact layer made of InGaAs, and the enhancement/depression voltage generation layer from the surface in the gate electrode formation region of the depletion type transistor portion. An opening that penetrates to the surface of the differential voltage generation layer, an opening that penetrates from the surface to the surface of the carrier supply layer in the gate electrode formation region of the enhancement type transistor portion, and an opening that is exposed within the opening in the depletion type transistor portion. A gate electrode that makes Schottky contact with the surface of the pressure generation layer, and a gate electrode that makes Schottky contact with the surface of the carrier supply layer exposed within the opening in the enhancement type transistor portion. be configured to have the following.
本発明は、ＩｎＰ系化合物半導体材料を用いた高電子移
動度トランジスタ（ｈｉｇｈ ｅｌｅｃｔｒｏｎ
ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ ｒ ： Ｈ
ＥＭＴ）で構成される半導体装置の改良に関する。The present invention provides a high electron mobility transistor using an InP-based compound semiconductor material.
mobilitytransistor：H
This invention relates to improvements in semiconductor devices configured with EMT.
現在、ＩｎＰ基板上に成長したＩｎＧａＡｓとＩｎＡｊ
！Ａｓとで生成されるヘテロ接合を利用するＨＥＭＴが
注目されている。これは、従来がら多用されてきたＧａ
Ａｓ系化合物半導体材料を用いたＨＥＭＴ，即ち、Ｇａ
Ａｓ基板上に成長したＧａＡｓとＡｊ！ＧａＡｓとで生
成されるヘテロ接合を利用するＨＥＭＴに比較して高い
二次元キャリヤ・ガス濃度が得られること、及び、Ｉ
ｎＧａＡｓ表面に生成される二次元キャリヤ・ガス層を
走行するキャリヤの速度がＧａＡｓ表面に生成される二
次元キャリヤ・ガス層を走行するキャリヤの速度に比較
して高速であることなどの利点があり、将来に向けて、
個別デバイスのみでなく集積回路の実現が期待されてい
る。Currently, InGaAs and InAj grown on InP substrates
! HEMTs that utilize heterojunctions formed with As are attracting attention. This is due to Ga, which has traditionally been widely used.
HEMT using As-based compound semiconductor material, that is, Ga
GaAs grown on an As substrate and Aj! A higher two-dimensional carrier gas concentration can be obtained compared to a HEMT using a heterojunction formed with GaAs, and
It has the advantage that the speed of carriers traveling through the two-dimensional carrier gas layer generated on the nGaAs surface is higher than the speed of carriers traveling through the two-dimensional carrier gas layer generated on the GaAs surface. , towards the future,
It is expected that not only individual devices but also integrated circuits will be realized.
第３図は従来技術に依ったＩｎＧａＡｓ／ＩｎＡｊ７Ａ
ｓ系ＨＩＦ，ＭＴを説明する為の要部切断側面図を表し
ている。Figure 3 shows InGaAs/InAj7A according to the conventional technology.
It shows a cutaway side view of essential parts for explaining the s-based HIF and MT.
図に於いて、
■は半絶縁性１ｎＰ基板、
２はノン・ドープＩｎＧａＡｓチャネル層、３はｎ型１
ｎＡＩＡｓ電子供給層、
４はｎ型１ｎＧａＡｓ：］：／タクト層、５はソース電
極、６はドレイン電極、７はゲート電極をそれぞれ示し
ている。In the figure, ① is a semi-insulating 1nP substrate, 2 is a non-doped InGaAs channel layer, 3 is an n-type 1
4 is an n-type 1nGaAs:]:/tact layer, 5 is a source electrode, 6 is a drain electrode, and 7 is a gate electrode.
このＨＥＭＴを作成するには、半絶縁性１ｎＰ基板１上
に各半導体層を成長させ、ソース電極５及びドレイン電
極６を形成してから両電極間のコンタクト層４をウエッ
ト・エッチングして電子供給層３の一部を表出させ、そ
の上に例えばアルミニウム（ＡＩ！）からなるゲート電
極７を形成するようにしている。尚、コンタクト層４を
エッチングする場合、エッチャントとしては、例えば（
ＮＨ４ ０Ｈ＋Ｈ２ ０ｆ ＋Ｈｚ Ｏ）を用いると良
い。To create this HEMT, each semiconductor layer is grown on a semi-insulating 1nP substrate 1, a source electrode 5 and a drain electrode 6 are formed, and a contact layer 4 between both electrodes is wet etched to supply electrons. A part of the layer 3 is exposed, and a gate electrode 7 made of, for example, aluminum (AI!) is formed thereon. In addition, when etching the contact layer 4, the etchant is, for example, (
It is preferable to use NH4 0H+H2 0f +Hz O).
前記したｌ ｎＧａＡｓ／Ｉ ｎＡＩＡｓ系ＨＥＭＴで
集積回路を構成しようとすると、同じ半絶縁性１ｎＰ基
板上にエンハンスメント／デプレション（ｅｎｈａｎｃ
ｅｍｅｎｔ／ｄｅｐｌｅｔｊｏｎ：Ｅ／Ｄ）型ＨＥＭＴ
を作る必要がある。When attempting to construct an integrated circuit using the lnGaAs/lnAIAs-based HEMT described above, enhancement/depletion (enhancment/depletion) is formed on the same semi-insulating 1nP substrate.
element/depletjon:E/D) type HEMT
It is necessary to make
然しなから、前記したＩｎＧａＡｓ／ＩｎＡｊ！Ａｓ系
ＨＥＭＴの構造及び作成方法では、Ｅ型ＨＥＭＴ及びＤ
型ＨＥＭＴを同一の半絶縁性１ｎＰ基板上に作り分ける
ことは不可能である。However, the above-mentioned InGaAs/InAj! In the structure and manufacturing method of As-based HEMT, E-type HEMT and D
It is impossible to fabricate different types of HEMTs on the same semi-insulating 1nP substrate.
本発明は、同一の半絶縁性１ｎＰ基板上にＥ／Ｄ型ＨＥ
ＭＴを制御性良く形成する為の構造を提供しようとする
。The present invention provides E/D type HE on the same semi-insulating 1nP substrate.
We aim to provide a structure for forming MT with good controllability.
本発明では、ＩｎＧａＡｓやＩｎＡｊｌ！Ａｓのような
Ａｓ系化合物半導体がフッ酸と過酸化水素との混合エッ
チング液に依ってエッチングされ、且つ、ＩｎＰのよう
なリン系化合物半導体が前記混合エッチング液では全く
エッチングされないこと、また、前記リン系化合物半導
体が塩酸に依ってエッチングされ、且つ、Ａｓ系化合物
半導体が全くエッチングされないことに着目し、ＩｎＰ
層をエッチング停止層として利用することで、前記Ｅ／
Ｄ型ＨＥＭＴの作り分けを行うものである。In the present invention, InGaAs and InAjl! As-based compound semiconductors such as As are etched by a mixed etchant of hydrofluoric acid and hydrogen peroxide, and phosphorus-based compound semiconductors such as InP are not etched at all by the mixed etchant; Focusing on the fact that phosphorus-based compound semiconductors are etched by hydrochloric acid, and As-based compound semiconductors are not etched at all, InP
By using the layer as an etch stop layer, the E/
This is used to create different types of D-type HEMTs.
第１図は本発明に於ける標準的な半導体層構造を説明す
る為の要部切断側面図を表している。FIG. 1 shows a cross-sectional side view of essential parts for explaining a standard semiconductor layer structure in the present invention.
図に於いて、 １１は ｎＡｊ！Ａｓ層、 ｌ２は ｎＰ層、 １３は ｎＡＩＡｓ’Ｊｉ， １４は ｎＰ層、 １５は ｎＧａＡｓ層 をそれぞれ示す。In the figure, 11 is nAj! As layer, l2 is an nP layer, 13 is nAIAs’Ji, 14 is an nP layer, 15 is nGaAs layer are shown respectively.
この半導体層構成を用いてＥ／Ｄ型ＨＥＭＴを作成する
には、
＋ｌ） まず、エッチャントとして（ＨＦ＋Ｈ２ ｏ
ｚ＋ＨｚＯ）を用い、ＩｎＧａＡｓＪｉｌ５の選択的エ
ッチングを行ってＤ型ＨＥＭＴ部分並びにＥ型Ｈ Ｅ
Ｍ Ｔ部分に於けるゲート電極形成予定部分に開口を形
成する。尚、このエッチングはＩｎＰ層１４で自動的に
停止する。To create an E/D type HEMT using this semiconductor layer configuration, first use (HF+H2 o
Selective etching of InGaAsJil5 is performed using
An opening is formed in a portion of the MT portion where a gate electrode is to be formed. Note that this etching automatically stops at the InP layer 14.
（２）次いで、エソチャントとしてＨＣｌを用い、前記
開口内に表出されているＩｎ−Ｐ層１４を除去する。尚
、このエッチングはＩ ｎＡｆＡｓ層ｌ３で自動的に停
止する。(2) Next, using HCl as an esophant, the In--P layer 14 exposed in the opening is removed. Note that this etching automatically stops at the InAfAs layer l3.
？の段階で、Ｄ型ＨＥＭＴ部分でゲート電ｊ７ｒ’ｈを
形成する為の開口が完成する。? At step , the opening for forming the gate electrode j7r'h is completed in the D-type HEMT portion.
（３）次いで、エッチャントとして（ＩＩＦ＋Ｈ２０■
＋Ｈ．Ｏ）を用い、Ｅ型Ｈ Ｅ Ｍ Ｔ部分の開口内に
表出されているＩｎＡｊ！Ａｓ層１３を除去する。尚、
このエッチングはＩｎＰ層１２で自動的に停止する。(3) Next, as an etchant (IIF+H20■
+H. InAj! is exposed in the opening of the E-type H E M T part using O). As layer 13 is removed. still,
This etching automatically stops at the InP layer 12.
（４）次いで、エソチャントとしてＨ Ｃ Ｎを用い、
前記開口内に表出されているＩｎＰ層１２を除去する。(4) Then, using HCN as an esochant,
The InP layer 12 exposed in the opening is removed.
尚、このエッチングはＩｎＡｆｆＡｓ層１１で自動的に
停止する。Note that this etching automatically stops at the InAffAs layer 11.
この段階で、Ｅ型ＨＥＭＴ部分でゲート電極を形成する
為の開口が完成する。At this stage, an opening for forming a gate electrode in the E-type HEMT portion is completed.
（５）前記Ｄ型Ｈ Ｅ Ｍ Ｔ部分及びＥ型ＨＥＭＴ部
分それぞれの開口内にゲート電極を形成することでＥ／
Ｄ型ＨＥＭＴが完成する。(5) E/
D-type HEMT is completed.
第１図に見られる半導体層構造では、エノチング停止層
としてＩｎＰ層を介挿してあるが、そのようにしても、
本来、この半導体層構造がＩｎＰ基板上に形成されたも
のであるから、格子不整合などに起因する結晶性の劣化
などは全く発生しない。また、ＩｎＰ層上にはショソト
キ電極を形成することが困難である為、前記したように
、ゲート電極形成部分ではＩｎＰ層を除去し、ＩｎＡｌ
Ａｓ層を表出させてから形成した方が良い。In the semiconductor layer structure shown in FIG. 1, an InP layer is inserted as an etching stopper layer, but even if this is done,
Since this semiconductor layer structure is originally formed on an InP substrate, no deterioration of crystallinity due to lattice mismatch or the like occurs. In addition, since it is difficult to form a short electrode on the InP layer, as mentioned above, the InP layer is removed from the gate electrode formation part and the InAl
It is better to form the As layer after exposing it.
前記したようなことから、本発明に依る半導体装置では
、ＩｎＰ基板（例えば半絶縁性［ｎＰ基板２１）上に順
に形成されたＩｎＧａＡｓからなるチャネル層（例えば
ノン・ドープＩｎＧａＡｓチャネル層２２）及びＩｎＡ
／Ａｓからなる第一のキャリヤ供給層（例えばｎ型１ｎ
ＡＪＡｓキャリヤ供給層２３）及びＩｎＰからなる第一
のエッチング停止層（例えばｎ型１ｎＰ工・７チング停
止層２４）及びＩｎＡｆｆＡｓからなるエンハンスメン
ト／デプレッション間差電圧生成層（例えばｎ型ＩｎＡ
ｊｌ’ＡｓＥ／Ｄ間差電圧生成層２５）及びＩｎＰから
なる第二のエッチング停止層（例えばｎ型１ｎＰエッチ
ング停止層２６）及びＩｎＧａＡｓからなるコンタクト
Ｎ（例えばｎ型１ ｎＧａＡｓコンタクト層２７）と、
デプレッション型トランジスタ部分のゲート電極形成領
域に於いて表面から前記エンハンスメント／デプレッシ
ョン間差電圧生成層の表面まで貫通する開口と、エンハ
ンスメント型トランジスタ部分のゲート電極形成領域に
於いて表面から前記キャリヤ供給層の表面まで貫通する
開口と、前記デプレッション型１・ランジスタ部分に於
ける開口内に表出された前記エンハンスメント／デプレ
ッション型差電圧生成層の表面にショットキ・コンタク
トするゲート電極（例えばゲート電極３３）と、前記エ
ンハンスメント型トランジスタ部分に於ける開口内に表
出され前記キャリヤ供給層の表面にショットキ・コンタ
クトするゲート電極（例えばゲート電極３４）とを備え
る。As described above, in the semiconductor device according to the present invention, a channel layer made of InGaAs (for example, a non-doped InGaAs channel layer 22) formed in this order on an InP substrate (for example, a semi-insulating [nP substrate 21)] and an InA
/As (for example, n-type 1n
AJAs carrier supply layer 23), a first etching stop layer made of InP (e.g. n-type 1nP etching stop layer 24), and an enhancement/depression differential voltage generation layer made of InAffAs (e.g. n-type InA
jl'AsE/D voltage difference generation layer 25), a second etching stop layer made of InP (for example, n-type 1nP etching stop layer 26), and a contact N made of InGaAs (for example, n-type 1nGaAs contact layer 27),
an opening penetrating from the surface to the surface of the enhancement/depression differential voltage generation layer in the gate electrode formation region of the depletion type transistor portion; an opening that penetrates to the surface, and a gate electrode (for example, gate electrode 33) that makes Schottky contact with the surface of the enhancement/depression type differential voltage generation layer exposed within the opening in the depression type 1 transistor portion; A gate electrode (for example, gate electrode 34) is provided, which is exposed in the opening in the enhancement type transistor portion and makes Schottky contact with the surface of the carrier supply layer.
前記手段を採ることに依り、従来のＨＥＭＴに比較して
高性能なＩｎＰ系ＨＥＭＴ、更に具体的には、ＩｎＧａ
Ａｓ／ＩｎＡｊｌ’Ａｓ系ＨＥＭＴを集積化した半導体
装置を容易に実現することができる。By adopting the above-mentioned means, an InP-based HEMT with higher performance than conventional HEMTs, more specifically, an InGa
A semiconductor device in which As/InAjl'As-based HEMTs are integrated can be easily realized.
（実施例〕
第２図は本発明一実施例の要部切断側面図を表している
。(Embodiment) FIG. 2 shows a cutaway side view of essential parts of an embodiment of the present invention.
図に於いて、
２１は半絶縁性１ｎＰ基板、
２２はノン・ドープＩ ｎＧａＡｓチャネル層、２３は
ｎ型１ ｎＡｊ！Ａｓキャリヤ供給層、２４はｎ型１ｎ
Ｐエッチング停止層、
２５はｎ型！ｎＡＩＡｓＥ／Ｄ間差電圧生成層、２６は
ｎ型１ｎＰエッチング停止層、
２７はｎ型？ｎＧａＡｓキ＋７プ層、
２８は素子間分離領域、
２９はＤ型ＨＥＭＴ部分のソース電極、３０はＤ型ＨＥ
ＭＴ部分のドレイン電極、３ｌはＥ型ＨＥＭＴ部分のソ
ース電極、３２はＥ型ＨＥＭＴ部分のドレイン電極、３
３はＤ型ＨＥＭＴ部分のゲート電極、３４はＥ型ＨＥＭ
Ｔ部分のゲート電極、３５は二次元キャリヤ・ガス層
をそれぞれ示している。In the figure, 21 is a semi-insulating 1nP substrate, 22 is a non-doped InGaAs channel layer, and 23 is an n-type 1nAj! As carrier supply layer, 24 is n-type 1n
P etching stop layer, 25 is n type! nAIAsE/D voltage difference generation layer, 26 is n-type 1nP etching stop layer, 27 is n-type? nGaAs cap layer, 28 is an isolation region between elements, 29 is a source electrode of a D-type HEMT, 30 is a D-type HEMT
The drain electrode of the MT part, 3l is the source electrode of the E-type HEMT part, 32 is the drain electrode of the E-type HEMT part, 3
3 is the gate electrode of the D-type HEMT, 34 is the E-type HEM
The gate electrode 35 of the T portion indicates a two-dimensional carrier gas layer.
本実施例に於ける各部分に関する主要データを例示する
と次の通りである。Examples of main data regarding each part in this embodiment are as follows.
（ａ） チャネル層２２について
組成： １ ｎ６．４＊Ｇａｏ．ｓ＋Ａ Ｓ厚さ：５０
００ （人〕
（ｂｌ キャリヤ供給層２３について組成： ｌ ｎ
ｏ． ４？Ａ １ ｏ． ｓｓＡ ｓ不純物：Ｓｉ
不純物濃度： ２ Ｘ １ ０ ” （ｃｍ−’）厚さ
１００（人〕
（Ｃ） エッチング停止層２４或いは２６について不
純物：Ｓｉ
不純物濃度： ２ Ｘ １ ０ ” （Ｃｆｆｌ−’）
厚さ：３０ 〔人〕
（ｄ） Ｅ／Ｄ間差電圧生成層２５について組成：
Ｉ ｎ ｏ． ４１Ａ Ｉｔ ｏ． ５３Ａ Ｓ不純物
：Ｓｉ
不純物濃度：２Ｘ１０”（ａｍ−３３
厚さ二８０ 〔人〕
（ｅ） キャップ層２７について
組成： Ｉ ｎ．．．．Ｇ ａｏ．ｓ＋Ａ ５不純物：
Ｓ１
不純物濃度： ５ Ｘ １ ０” （（Ｊ−”）厚さ：
５００（人〕
ｉｆ） 素子間分離領域２８について作成手段：酸素
のイオン注入に依る
（ｇ） ソース及びドレイン電極２９乃至３２につい
て
材料： Ａ ｕ Ｇ ｅ ／ Ａ ｕ
（ｈ） ゲート電極３３及び３４について材料：Ａ１
本実施例を製造する場合の主要事項を列記すると次の通
りである。(a) Composition of channel layer 22: 1 n6.4*Gao. s+A S thickness: 50
00 (person) (bl Composition of carrier supply layer 23: l n
o. 4? A 1 o. ssA s Impurity: Si Impurity concentration: 2 X 10''(cm-') Thickness 100 (people) (C) Impurity for etching stop layer 24 or 26: Si Impurity concentration: 2 X 10''(Cffl-')
Thickness: 30 [people] (d) Composition of E/D differential voltage generation layer 25:
Ino. 41A It o. 53A S impurity: Si Impurity concentration: 2X10'' (am-33 thickness 280 [person]) (e) Composition of cap layer 27: I n...G ao.s+A 5 impurity:
S1 Impurity concentration: 5 x 10” ((J-”) Thickness:
500 (people) if) For the element isolation region 28 Creation means: Oxygen ion implantation (g) For the source and drain electrodes 29 to 32 Materials: A u G e / A u (h) For the gate electrodes 33 and 34 Material: A1 The main matters in manufacturing this example are as follows.
Ｔ１） 各半導体層は、例えば有機金属化学気相堆積
（ｍｅｔａｌｏｒｇａｎｉｃ ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＭＯＣＶＤ）法
を通用して成長させる。T1) Each semiconductor layer is formed by, for example, metalorganic chemical vapor deposition (metalorganic chemical vapor deposition).
It is grown using a vapor deposition (MOCVD) method.
（２）素子間分＃領域は、酸素をイオン注入するごとに
依って形成する。(2) The inter-element # region is formed each time oxygen ions are implanted.
（３） ゲート電極形成部分に開口を形成する場合に
は、〔課題を解決するための手段〕の項で説明した手段
と全く同じ手段を採って良い。(3) When forming an opening in the gate electrode forming portion, the same means as described in the section [Means for solving the problem] may be used.
（４） ソース電極及びドレイン電極、ゲート電極な
どの形成は、真空蒸着法及びリフト・オフ法などを適用
して形成する。(4) The source electrode, drain electrode, gate electrode, etc. are formed by applying a vacuum evaporation method, a lift-off method, or the like.
前記のようにして得られた半導体装置では、そのＥ型Ｈ
ＥＭＴ部分の闇値電圧が０．１ （Ｖ）、そして、Ｄ
型ＨＥＭＴ部分の闇値電圧が−１． ５（Ｖ）であっ
て、二つの闇値電圧を画然と実現させることができた。In the semiconductor device obtained as described above, its E type H
The dark voltage of the EMT part is 0.1 (V), and D
The dark value voltage of the type HEMT part is -1. 5 (V), and was able to clearly realize two dark value voltages.
本発明に依る半導体装置に於いては、ＩｎＰ基板上に順
に形成されたＩｎＧａＡｓチャネル層、ＩｎＡＩＩＡｓ
第一のキャリヤ供給層、ＩｎＰ第一エッチング停止層、
ＩｎＡＩＡｓエンハンスメント／デブレッション間差電
圧生成層、ＩｎＰ第二エッチング停止層、ＩｎＧａＡｓ
コンタクト層のそれぞれと、デプレッション型トランジ
スタ部分に於いて前記エンハンスメント／デプレッショ
ン間差電圧生成層表面まで貫通する開口と、エンハンス
メント型トランジスタ部分に於いて前記キャリヤ供給層
表面まで貫通する開口と、前記デプレッション型トラン
ジスタ部分に於ける開口内のゲート電極と、前記エンハ
ンスメント型トランジスタ部分に於ける開口内のゲート
電極とを備えている。In the semiconductor device according to the present invention, an InGaAs channel layer, an InAIIAs channel layer, and an InAIIAs channel layer are sequentially formed on an InP substrate.
a first carrier supply layer, an InP first etch stop layer,
InAIAs enhancement/depression differential voltage generation layer, InP second etch stop layer, InGaAs
each of the contact layers, an opening penetrating to the surface of the enhancement/depression differential voltage generation layer in the depletion type transistor portion, an opening penetrating to the surface of the carrier supply layer in the enhancement type transistor portion, and the depletion type A gate electrode is provided within the opening in the transistor portion, and a gate electrode is provided within the opening in the enhancement type transistor portion.
前記構成を採ることに依り、従来のＨ Ｅ Ｍ Ｔに比
較して高性能なＩｎＰ系ＨＥＭＴ，更に具体的には、Ｉ
ｎＧａＡｓ／ＩｎＡＡＡｓ系ＨＥＭＴを集積化した半導
体装置を容易に実現することができる。By adopting the above configuration, an InP-based HEMT, more specifically, an I
A semiconductor device in which nGaAs/InAAAs HEMTs are integrated can be easily realized.
第１図は本発明に於ける標準的な半導体層構造を説明す
る為の要部切断側面図、第２図は本発明一実施例の要部
切断側面図、第３図は従来例の要部切断側面図をそれぞ
れ表している。
図に於いて、
２１は半絶縁性１ｎＰ基板、
２２はノン・ドーブＩ ｎＧａＡｓチャネル層、２３は
ｎ型１ｎＡＡＡｓキャリヤ供給層、２４はｎ型 ｎＰエ
ッチング停止層、
２５はｎ型［ｎＡＩＡｓＥ／Ｄ間差電圧生成層、２６は
ｎ型１ｎＰエッチング停止層、
２７はｎ型 ｎＧａＡｓキャソブ層・
２８は素子間分離領域、
２９はＤ型ＨＥＭＴ部分のソース電極、３０はＤ型ＨＥ
ＭＴ部分のドレイン電極、３１はＥ型ＨＥＭＴ部分のソ
ース電極、３２はＥ型ＨＥＭＴ部分のドレイン電掻、３
３はＤ型ＨＥＭＴ部分のゲート電極、３４はＥ型ＨＥＭ
Ｔ部分のゲート電極、３５は二次元キャリヤ・ガス層
をそれぞれ示している。FIG. 1 is a cutaway side view of essential parts for explaining a standard semiconductor layer structure in the present invention, FIG. 2 is a cutaway side view of essential parts of an embodiment of the present invention, and FIG. 3 is a main part of a conventional example. Each shows a partially cutaway side view. In the figure, 21 is a semi-insulating 1nP substrate, 22 is a non-doped I nGaAs channel layer, 23 is an n-type 1nAAAs carrier supply layer, 24 is an n-type nP etching stop layer, and 25 is an n-type [nAIAs E/D interlayer]. Differential voltage generation layer, 26 is n-type 1nP etching stop layer, 27 is n-type nGaAs cassob layer, 28 is element isolation region, 29 is source electrode of D-type HEMT part, 30 is D-type HEMT
The drain electrode of the MT part, 31 the source electrode of the E-type HEMT part, 32 the drain electrode of the E-type HEMT part, 3
3 is the gate electrode of the D-type HEMT, 34 is the E-type HEM
The gate electrode 35 of the T portion indicates a two-dimensional carrier gas layer.
Claims (1)
ャネル層及びＩｎＡｌＡｓからなる第一のキャリヤ供給
層及びＩｎＰからなる第一のエッチング停止層及びＩｎ
ＡｌＡｓからなるエンハンスメント／デプレッション間
差電圧生成層及び同じくＩｎＰからなる第二のエッチン
グ停止層及びＩｎＧａＡｓからなるコンタクト層と、 デプレッション型トランジスタ部分のゲート電極形成領
域に於いて表面から前記エンハンスメント／デプレッシ
ョン間差電圧生成層表面まで貫通する開口と、 エンハンスメント型トランジスタ部分のゲート電極形成
領域に於いて表面から前記キャリヤ供給層表面まで貫通
する開口と、 前記デプレッション型トランジスタ部分に於ける開口内
に表出された前記エンハンスメント／デプレッション型
差電圧生成層表面にショットキ・コンタクトするゲート
電極と、 前記エンハンスメント型トランジスタ部分に於ける開口
内に表出された前記キャリヤ供給層表面にショットキ・
コンタクトするゲート電極とを備えてなることを特徴と
する半導体装置。[Claims] A channel layer made of InGaAs, a first carrier supply layer made of InAlAs, a first etching stop layer made of InP, and a first etching stop layer made of InP are formed in this order on an InP substrate.
An enhancement/depletion voltage difference generation layer made of AlAs, a second etching stop layer also made of InP, a contact layer made of InGaAs, and the enhancement/depression difference from the surface in the gate electrode formation region of the depletion type transistor portion. an opening penetrating to the surface of the voltage generation layer; an opening penetrating from the surface to the surface of the carrier supply layer in the gate electrode formation region of the enhancement type transistor portion; and an opening exposed within the opening in the depletion type transistor portion. a gate electrode in Schottky contact with the surface of the enhancement/depletion type differential voltage generation layer; and a Schottky contact in the surface of the carrier supply layer exposed within the opening in the enhancement type transistor portion.
A semiconductor device comprising a gate electrode in contact with the semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115134A JP2787589B2 (en) | 1989-05-10 | 1989-05-10 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115134A JP2787589B2 (en) | 1989-05-10 | 1989-05-10 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295135A true JPH02295135A (en) | 1990-12-06 |
| JP2787589B2 JP2787589B2 (en) | 1998-08-20 |
Family
ID=14655123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115134A Expired - Lifetime JP2787589B2 (en) | 1989-05-10 | 1989-05-10 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2787589B2 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101082A (en) * | 1988-10-04 | 1990-04-12 | Fujisawa Pharmaceut Co Ltd | Novel cephem compound |
| EP0551110A2 (en) * | 1992-01-09 | 1993-07-14 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
| JPH0992819A (en) * | 1995-09-28 | 1997-04-04 | Nec Corp | Field-effect transistor |
-
1989
- 1989-05-10 JP JP1115134A patent/JP2787589B2/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02101082A (en) * | 1988-10-04 | 1990-04-12 | Fujisawa Pharmaceut Co Ltd | Novel cephem compound |
| EP0551110A2 (en) * | 1992-01-09 | 1993-07-14 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
| EP0551110A3 (en) * | 1992-01-09 | 1994-09-07 | Mitsubishi Electric Corp | Compound semiconductor devices |
| US5477066A (en) * | 1992-01-09 | 1995-12-19 | Mitsubishi Denki Kabushiki Kaisha | Heterojunction bipolar transistor |
| US5508535A (en) * | 1992-01-09 | 1996-04-16 | Mitsubishi Denki Kabushiki Kaisha | Compound semiconductor devices |
| JPH0992819A (en) * | 1995-09-28 | 1997-04-04 | Nec Corp | Field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2787589B2 (en) | 1998-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11031399B2 (en) | Semiconductor device and manufacturing method of the same | |
| CA1214575A (en) | Method of manufacturing gaas semiconductor device | |
| JP2009224801A (en) | Transistor device having enhancement/depletion mode pseudomorphic high electron mobility | |
| JP3086748B2 (en) | High electron mobility transistor | |
| US5610410A (en) | III-V compound semiconductor device with Schottky electrode of increased barrier height | |
| JP2873583B2 (en) | High-speed semiconductor devices | |
| JP2001244456A (en) | Compound semiconductor device and method of manufacturing the same | |
| JPH0324782B2 (en) | ||
| JP2978972B2 (en) | Method for manufacturing semiconductor device | |
| JP2630446B2 (en) | Semiconductor device and manufacturing method thereof | |
| JPH02295135A (en) | Semiconductor device | |
| JPH06232179A (en) | Compound semiconductor device and its manufacture | |
| JP2626220B2 (en) | Field effect transistor and method of manufacturing the same | |
| JPH03145139A (en) | Field-effect transistor and manufacture thereof | |
| JPH0750781B2 (en) | Compound semiconductor integrated circuit device | |
| JPS6115375A (en) | Hetero junction fet | |
| JP2668418B2 (en) | Semiconductor device | |
| JP2867472B2 (en) | Semiconductor device | |
| JP3109097B2 (en) | Method for manufacturing field effect transistor and etching method | |
| JPH0485957A (en) | Semiconductor device and manufacture of the same | |
| JPS63132484A (en) | Junction field-effect transistor | |
| JPH05283439A (en) | Semiconductor device | |
| Xu et al. | Electrochemically induced asymmetrical etching in InAlAs/InGaAs heterostructures for MODFET gate-groove fabrication | |
| JPH0350839A (en) | Compound semiconductor device and manufacture thereof | |
| JPH0323642A (en) | Manufacture of field-effect transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090605 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |