JPH0228730A - 優先制御方式および優先制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、割込み制御、バス獲得制御等の優先制御に係
り、特にチャネル装置ごとに優先レベルを設定する優先
制御に好適な優先制御方式および装置に関する。

［従来の技術］ 互いに独立した複数の処理装置から、任意のタイミング
で処理要求が発生するシステムにおいては、競合する処
理要求を発生した複数の処理装置の中から、いずれの処
理要求を受付けるかを判定する制御が必要となる。この
制御を行う回路として、処理装置に固有の優先順位を付
加して行う方式が従来から存在する。すなわち、ある処
理装置が処理要求を発生した後、その受付けまでの間に
別の処理装置から処理要求が発生した場合、装置固有の
優先順位に従い優先判定を行って次に処理を受付けるべ
き処理装置を決定する。このような優先制御では、優先
順位の高い要求が頻繁に発生する場合、低レベルの要求
が長時間待たされるおそれがある。

このような事態を回避するため、例えば、特開昭６０−
１０５０５１号公報に記載されているように、低位の要
求の待機中、新たに高位の要求が発生したとき、処理待
機時間の計数値により優先順位を変更する技術がある。

その他、優先順位を処理要求の受付けごとに変更してい
く、例えばラウントロピン方式などの技術、また緊急性
が同一のチャネルに対し、互いに同一なレベルを設定し
、公平性を持たせようとする技術などがある。

［発明が解決しようとする課題］ 上記従来技術のうち、処理待機時間の計数を行う技術で
は、チャネル数分の計数カウンタを設けることになり、
回路規模が巨大になるという不都合があった。

また、前記ラウントロピン方式では固定した優先順位を
予め設定しておくことができず、常に緊急に処理すべき
高レベルの要求と、待機時間が長くなっても支障のない
低レベルの要求とを区別することができない。

緊急性が同一の処理装置同士に、同一レベルを設定する
方式では、同一レベルの処理要求が競合した場合に優先
順位とは別の方法で処理を受付ける装置を決定する方法
が必要になる。例えば若い番号チャネルを優先するなど
の方法である。このため、結果的に同一レベルの公平性
が失われてしまうという問題がある。

本発明の目的は、例えば、処理の緊急性に応じテ予メ優
先レベルを設定する必要のあるシステムに対し、同一の
緊急性のある処理装置同士の競合では、処理要求を発生
した時刻が早い方の装置を受付ける手段を設けることに
より、公平な優先制御を実現する優先制御方式および優
先制御装置を提供することにある。

［課題を解決するための手段］ 上記目的を達成するために、本発明による優先制御方式
は、複数の処理要求元の各々に対して定められた優先レ
ベルに従って最優先の処理要求を判定し、該最優先と判
定された処理要求を発生した処理要求元の指定情報を出
力する優先判定手段を用いて優先制御を行う方式におい
て、一の処理要求が発生し、該一の処理要求が受付けら
れる前に他の処理要求が発生した場合、上記優先判定手
段の優先レベル出力が変化したときに限り、最優先と判
定した処理要求元の指定を更新するようにしたものであ
る。

また、本発明による優先制御装置は、複数の処理要求元
の各々に対して定められた優先レベルに従って最優先の
処理要求を判定し、該最優先と判定された処理要求を発
生した処理要求元の指定情報を出力する装置において、
同一優先レベルの処理要求が競合した場合に、先に処理
要求を発生した処理要求元の処理要求を優先する手段を
設けたことを特徴とするものである。

本発明による優先制御装置は、他の見地によれば、複数
の処理要求元の各々に対して定められた優先レベルに従
って最優先の処理要求を判定し、該最優先と判定された
処理要求を発生した処理要求元の指定情報を出力する優
先判定手段を備えた装置において、上記優先判定手段の
指定情報出力を更新指示信号に従って保持する指定情報
保持手段と、上記優先判定手段により最優先と判定され
た優先レベルを一定周期で更新保持するレベル保持手段
と、該レベル保持手段の入力と出力とを比較する比較手
段と、該比較手段の不一致出力または処理要求の受付は
応答信号を上記指定情報保持手段への更新指示信号とし
て当該保持手段の内容を更新する更新手段とを設けたも
のである。

本発明による他の優先制御方式は、複数の処理要求元の
各々に対して定められた優先レベルに従って最優先の処
理要求を判定し、該最優先と判定された処理要求を発生
した処理要求元の指定情報を出力する優先判定手段を用
いて優先制御を行う方式において、上記優先レベル毎に
先入れ先出しくＦＩＦＯ）バッファを設け、同一優先レ
ベルの複数の処理要求については当該優先レベルに対応
する上記ＦＩＦＯバッファに処理要求発生順に前記処理
要求元の指定情報を格納し、該格納順に読出して最優先
の処理要求元の指定を行うようにしたものである。

この方式を実現する本発明の優先制御装置は、複数の処
理要求元の各々に対して定められた優先レベルに従って
最優先の処理要求を判定し、該最優先と判定された処理
要求を発生した処理要求元の指定情報を出力する優先判
定手段を備えた装置において、上記優先判定手段から出
力された上記指定情報を保持する複数のＦＩＦＯバッフ
ァと、上記指定情報の変化時に該変化後の新たな指定情
報を当該処理要求元の優先レベルに対応する」１記ＦＩ
ＦＯバッファに格納する手段と、処理要求の受付は応答
信号により当該優先レベルに対応するＦＩＦＯバッファ
の出力を更新する手段と、上記優先判定手段により最優
先と判定された優先レベルを保持するレベル保持手段と
、該レベル保持手段の出力に応じて上記複数のＦＩＦＯ
バッファの出力を選択する選択手段とを備え、該選択手
段の出力により処理要求元の指定を行うものである。

本発明によるさらに他の優先制御方式は、複数の処理要
求元の各々に対して定められた優先レベルに従って最優
先の処理要求を判定し、該最優先と判定された処理要求
を発生した処理要求元の処理要求を有効とする方式にお
いて、優先判定の結果、最優先と判定された処理要求が
受け付けられるまで、当該処理要求の優先レベルと同一
の優先レベルを有する処理要求を優先判定の対象から除
外するようにしたものである。

この方式を実現する本発明の優先制御装置は、複数の処
理要求元の各々に対して定められた優先レベルに従って
最優先の処理要求を判定し、該最優先と判定された処理
要求を発生した処理要求元の指定情報を出力する優先判
定手段を備えた装置において、上記優先判定手段による
優先判定の結果、最優先と判定された処理要求の優先レ
ベルと同一の優先レベルを有する処理要求元を識別する
識別手段と、該識別手段により識別された処理要求元に
対して、上記優先判定手段への処理要求入力を遮断する
ゲート手段とを設けたものである。

本発明による優先制御方式は、別の見地によれば、同一
の優先レベルを有する処理要求元から複数の処理要求が
競合して発生した場合に、処理要求を最先に発した処理
要求元の要求を優先することにより、同一の優先レベル
を有する処理要求元について、平均的な処理待ち時間を
均等にすることを特徴とするものである。

本発明の情報処理システムは、上記いずれかの優先制御
方式を採用したシステムにおいて、処理待ち時間に制限
がある複数の処理要求元に対して高レベルの同一の優先
レベルを割当てたことを特徴とするものである。

また、本発明によるバス調停装置は、複数のバス獲得要
求元の各々に対して予め定められた優先レベルに従って
、最優先の要求元を判定して当該要求元にバス獲得を許
可する許可信号を与えるバス調停装置において、上記い
ずれかの優先制御装置を具備し、上記バス獲得要求を優
先制御装置への処理要求とし、上記優先制御装置が出力
する指定情報により当該要求元に上記許可信号を出力す
ることを特徴とするものである。

なお、本明細書における「処理要求」にはバス獲得要求
、割込み要求等、優先制御を必要とする任意の要求を包
含するものとする。したがって、本発明は、ＤＭＡコン
トローラ、割込みコントローラ、通信制御装置等、種々
の制御装置およびこれらを使用するシステムに適用する
ことができる。

［作　用］ 上記優先判定手段は、異なる処理要求元に同一の優先レ
ベルを割当てることができ、同一レベルの処理要求が競
合した場合には、予め定められた順（例えばその指定情
報すなわちチャネル番号の順）に従って最優先の処理要
求を判定するものであり、この構成自体は従来のものを
利用できる。

本発明は、このような優先判定手段が最優先と判定した
優先レベルおよびその処理要求元の指定情報を利用して
、同一レベルの処理要求が発生した場合に、上記予め定
められた順にかかわらず、先に処理要求を発生した処理
要求元を優先する手段を設けたものである。例えば、一
の処理要求が発生し、該処理要求が受付けられる前に他
の処理要求が発生した場合に、上記優先判定手段からの
優先レベルが変化したときに限り、すなわち後発の処理
要求の方が優先レベルが高い場合に限り、最優先と判定
した処理要求元の指定を更新する。

後発の処理要求と先発の処理要求の優先レベルが同一レ
ベルの場合には、たとえ上記予め定められた順に従って
後発の処理要求元の指定情報が優先判定手段から出力さ
れたとしても、処理要求元の指定の更新は行わない。

具体的には、優先判定手段により最優先と判定された優
先レベルを保持する上記レベル保持手段の入力と出力と
を上記比較手段で比較して、その不一致出力により優先
レベルの変化を検出し、この変化検出信号によって上記
更新手段が上記指定情報保持手段の内容を更新する。し
たがって、優先判定手段の指定情報出力が変化しても、
優先レベルが変化しなければ上記指定情報保持手段の内
容の更新は行われない。ただし、当然ながら現在の指定
情報に対応する処理要求元の処理要求が受付けられたこ
とを示す受付は応答（アクノレツジ）信号によっても上
記更新手段は指定情報保持手段の内容は更新される。

先に処理要求を発生した処理要求元を優先する手段とし
て、優先レベル毎にＦＩＦＯバッファを採用した場合に
は、同一優先レベルの複数の処理要求についてはそれら
の処理要求元の指定情報は、当該優先レベルに対応する
同一のＦＩＦＯバッフ］５− ァに処理要求発生順に格納され、この格納順に読出され
るので、同一優先レベルの処理要求は常に先発の処理要
求が優先して処理されることになる。

具体的には、上記優先判定手段から出力される指定情報
が変化する毎に、その変化後の新たな指定情報は、その
処理要求元の優先レベルに対応するＦＩＦＯバッファに
格納される。例えば、一の処理要求が発生した後、その
一の処理要求が受付けられる前に同一優先レベルの他の
処理要求が発生した場合、その優先レベルに対応するＦ
ＩＦＯバッファにはこれらの指定情報がその発生順に格
納される。先の処理要求が受付けられたとき、その受付
は応答信号によりそのＦＩＦＯバッファの出力が更新さ
れる。この出力は、優先判定手段により最優先と判定さ
れた優先レベルを保持する上記レベル保持手段の出力に
応じて上記選択手段により選択され、対応する処理要求
元の優先指定を行う。

また、上記識別手段は、最優先と判定された処理要求の
優先レベルと同一の優先レベルを有する］６ 処理要求元を識別し、この識別された処理要求元に対し
て、上記ゲート手段により上記優先判定手段への処理要
求入力を遮断することにより、上記最優先と判定された
処理要求が受け付けられるまで、当該処理要求の優先レ
ベルと同一の優先レベルを有する処理要求を優先判定の
対象から除外する。これによって、同一の優先レベルを
有する処理要求が競合した場合に、先行する処理要求を
優先することができる。

このように、本発明によれば、優先順位が等しい処理要
求が競合したときには、時間的に先行する要求を発生し
た処理要求元の処理が受付けられる。勿論、優先レベル
の互いに異なる処理要求に対しては優先レベルに従った
優先指定が行われる。

したがって、同一の優先レベルを有する処理要求元につ
いて、平均的な処理待ち時間を均等にすることが可能に
なる。

本発明による優先制御方式を採用した情報処理システム
においては、処理待ち時間に制限がある複数の処理要求
元に対して高レベルの同一の優先レベルを割当てること
により、当該複数の処理要求元の平均処理待ち時間を均
等にしてシステムの効率的な運用を図り、ひいてはシス
テムの信頼性を向上させることができる。

（以下、余白） ［実施例コ 以下、添付図面を参照しながら本発明の詳細な説明する
。

第１図は本発明の一実施例を示すブロック図である。同
図において、予め設定可能な優先レベルテーブルを内蔵
する優先判定回路（優先判定手段）１０１は、異なるチ
ャネルに同一優先レベルを設定することができ、かつ、
同一優先レベルの要求が競合したときは優先レベル以外
の所定の判定基準による判定、例えばチャネル番号の若
い方を優先するなどの判定を行う構成を有する。優先判
定回路１０１は、複数の処理装置（処理要求元）からの
処理要求ＲＥＱｏ〜ＲＥＱｎ　　１０２を受けて最優先
のチャネル情報（ＣＨ）１０３　（指定情報）および最
優先のレベル（ＬＶＬ）１０４をほぼリアルタイムに出
力する。チャネル情報１０３は、本実施例では、処理要
求元の数がｎであればｎビットのデータであり、処理要
求があるときにはそのうち１ピッ１−だけが１”となる
データである。また、レベル１０４は優先レベルの数に
応じたｍビットのデータである。処理要求が全くないと
きは共にオール“０″を出力する。チャネルラッチ１０
５（指定情報保持手段）はチャネル情報１０３を保持す
るスルーラッチであり、レベルラッチ１０６（レベル保
持手段）はレベル１０４を保持するエツジトリガフリッ
プフロップである。

ここで、久ルーラッチは、そのＣＬＫ入力が“Ｈ”のと
き入力信号をそのまま通過出力し、ＣＬＫ入力が／ＩＨ
”からｒｒＬ”に変化した時点の入力信号を“Ｌ”期間
中保持するものを想定している。

いま、ある処理要求の発生により、チャネル情報１０３
、レベル１０４が“０”以外の値になったとすると、コ
ンパレータ１０７（比較手段）の２人力であるレベル１
０４（この場合″０″′以外の値）とレベルラッチ１０
６の出力（この場合は′ｌｏ”）とが異なる値となり、
コンパレータ１０７の出力１１５がネゲートされる。そ
の結果、アンドゲート１０８を介してクロック１１３が
その出力１１６に現れる。この出力はオアゲート１０９
およびインバータ１１８を通ってチャネルラッチ１０５
のラッチ信号１１２として出力される。これにより、最
優先チャネル情報１０３は、処理装置へ処理要求チャネ
ルＲＥＱＣＨを示す信号１１０として出力される。この
実施例では、アンドゲート１０８、オアゲート１０９お
よびインバータ１１８が、指定情報保持手段であるチャ
ネルラッチ１０５の内容を更新する更新手段を構成する
。

ここで、当該処理要求が受付けられる前に、新たに別の
処理要求が発生したとすると、その要求が既に発生して
いる処理要求より高レベルのものであれば、優先判定回
路１０１のレベル出力１０４が高いレベルに変化すると
共に、チャネル情報出力１０３もその高いレベルを有す
るチャネルを示すように変化する。このとき、レベルラ
ッチ１０６は前のレベルを保持しているため、コンパレ
ータ１０７の出力１１５がネゲートとなり、再びチャネ
ルラッチ１０５にラッチ信号１１２を与え、後発である
が高レベルのチャネル情報を処理装置への要求信号１１
０として出力する。

もし、上記新たに発生した処理要求が同一優先レベルの
ものであれば、たとえチャネル情報出力１０３が変化す
る場合であってもレベル出力１０４は変化しない。この
ため、コンパレータ１０７の出力１１５はアサートされ
たままであり、チャネルラッチ１０５の出力１１０は変
化しない。

次に要求チャネル情報が変化するのは、新たに高レベル
の処理要求が発生するか、要求中の処理チャネルが受付
けられてアクノレツジ（ＡＣＫ）信号１１４が発生した
ときである。

この結果、同一優先レベルの要求が後から発生しても、
当該後発要求が先発の要求より先に受付けられることは
ない。

以上説明した動作に従い、同一優先レベル内では先行優
先制御が実現される。本実施例によれば、少ないハード
ウェア量で本発明が実施可能である。

また、最も緊急性の高い処理チャネルが、複数チャネル
存在するとき、これらすべてに最高位の優先レベルを割
当てておくことにより、この最高位レベルのいずれのチ
ャネルの要求もないときに新たに発生した最高位レベル
の処理要求は、後発のいかなる処理要求にも割込まれる
ことなく、必ず最優先に処理されることが保証される。

第２図は本発明の別の実施例を示すブロック図である。

同図において第１図と同一の構成要素には同一の参照符
号を付しである。

優先判定回路１０１により判定された最優先のチャネル
情報１０３は、エツジトリガラッチによるチャネルバッ
ファ２０１に格納されると共に、優先レベルごとに設け
られたＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ
−Ｏｕｔ）バッファ２０５−１−２０５−ｎに入力され
る。チャネルバッファ２０１の出力２０９とＣＨ出力１
０３との不一致を把えるため、出力２０９とＣＨ出力１
０３との一致判定回路（ＣＭＰ）２０２を設ける。両者
の不一致が検出された場合、ＬＶＬ信号１０４に従い、
デマルチプレクサ（ＤＥＭＰＸ）　２０３の作用により
一致判定回路２０２の出力２１０が書込みタイミング信
号（ＷＲＴＩ−ＷＲＴｎ）２０４−１−２０４−ｎとし
て対応する優先レベルのＦＩＦＯバッファ２０５−１〜
２０５−ｎに出力される。ＦＩＦＯバッファの出力ＲＥ
ＱＣＨＬＶＬＩ−ＲＥＱＣＨＬＶＬｎ　　２０６−１〜
２０６−ｎはマルチプレクサ（ＭＰＸ）２０７に入力さ
れ、その一つが処理装置への要求レベル信号（ＲＥＱＬ
ＶＬ）１１１に従って選択されて処理要求チャネル出力
（ＲＥＱＣＨ）　１１０となる。処理装置は、処理を受
付けたとき対応のチャネルのアクルッジ信号（ＡＣＫｌ
〜ＡＣＫｎ）　２０８−１〜２０８−ｎを出力し、これ
を受けた当該チャネルのＦＩＦＯバッファは、内部の読
出しポインタを更新し、同優先レベル内の次に要求を発
生したチャネル情報を出力する。なお、ＦＩＦＯのデー
タ幅を縮小するために、ＦＩＦＯの前段でＣＨ１０３を
エンコードし、ＦＩＦＯあるいはＭＰＸの後段でデコー
ドするようにしてもよい。

第３図は第２図で示した実施例のＦＩＦＯバッファの構
成例を示すブロック図である。書込みタイミング信号（
ＷＲＴ）２０４を受けた書込み制御回路３０１はラッチ
パルス発生回路（ＰＬＳ）３０２を駆動する。この回路
３０２から出力されるラッチパルス３０８は、書込みポ
インタ保持ラッチ３０３の出力３０６に従ってデマルチ
プレクサ３０９より選択され、レジスタ群３１１のラッ
チパルス３１０−１〜３１０−ｐのいずれかとなる。

これによりチャネル情報１０３が書込みポインタの示す
レジスタに格納される。書込み制御回路３０１はラッチ
パルス発生回路３０２を駆動した後に、書込みポインタ
ラッチ３０３のラッチ信号３０５を発生し、加算器（Ｉ
ＮＣ）３０４の出力３０７がラッチ３０３に取り込まれ
ることにより、書込みポインタの値がインクリメントさ
れる。レジスタ群の出力３１２−１〜３１２−Ｐは、セ
レクタ（ＳＥＬ）３１３により、読出しポインタ保持ラ
ッチ３１４の出力３１５に従って選択され、対応する優
先レベルの処理要求チャネル情報２０６が出力される。

この読出しポインタの値は、処理装置から処理受付のア
クルッジ信号２０８を受けたとき加算器３１６の出力３
１７をラッチすることによりインクリメントされる。書
込みポインタと読出しポインタの値は、レジスタ群の数
を最大値としてラップアラウンドして１１０”に戻る。

２つのポインタの初期値はともに“○”を指定する。

レジスタ群の数は、少なくとも当該ＦＩＦＯに対応する
優先レベルが設定されているチャネルの数とする。

本実施例によれば、同一優先レベルの要求は同一のＦＩ
ＦＯバッファにその要求発生順に格納され、かつ、その
格納順に出力されるので、同一優先レベル内で３つ以上
の多数のチャネルが競合した場合でも完全な先行制御が
実現できるという効果がある。そのため、処理要求の発
生から処理の受付までの待機時間が長く、競合が頻繁に
発生し同一優先レベル内で多数のチャネルが競合するこ
とのあるシステムでの実施に適している。

第４図に本発明の別の実施例のブロック図を示す。

本実施例は、例えば日立製ワークステーション２０５０
　／　３２のＤＭＡ優先判定部において採用されている
ような、チャネルに対応した優先レベルを設定する優先
レベルテーブル４０３と、このテーブル４０３に従い処
理要求中のチャネルから最優先レベルにあるチャネルを
選びだしてそのチャネル情報と優先レベルとを出力する
優先判定部４０１と、要求が同優先レベル同士で競合し
た場合に１チヤネルだけを選び出す（そのために、例え
ば若い番号のチャネルを優先するなどの順位付けを行う
）チャネル比較部４０２とからなる優先制御装置を利用
し、この構成に対し、さらに最優先と判定されたチャネ
ルと同優先レベルの他のチャネルの処理要求を抑止する
回路を加えたものである。

本実施例では、優先判定部４０１、優先レベルテープＪ
Ｌ７４０３、ラッチ４０６，４０８およびチャネル比較
部４０２が、第１図に示した優先判定回路１０１に対応
している。優先レベルテーブル４０３は各チャネルごと
にその割当てられたｍビットの優先レベルデータ４２１
を出力する。

各チャネルの処理要求１０２−１〜１０２−ｎは、それ
ぞれクロック信号（図示せず）により周期的に入力をラ
ッチする同期化ラッチ４０４−１〜４０４−ｎにより内
部同期化され、アンドゲート４０５−１〜４０５−ｎに
より、後述する要求抑止信号４３０−１〜４３０−ｎと
論理積がとられ、この結果が優先判定部４０１に加えら
れる。優先判定部４０１では優先レベルテーブル４０３
の出力４２１に従い、処理要求中のチャネルから最優先
のチャネルを選び出す。その結果は、ラッチ４０６−１
〜４０６−ｎのうちで当該チャネルのものがオンとなり
、保持される。最優先と判定されるチャネルは、複数で
ある場合も考えられる。これは同優先レベルかつ処理要
求発生が同時（内部同期化の一周期以内）という場合で
ある。このような場合、チャネル比較部４０２で１チヤ
ネルだけが選び出され、ＲＥＱＣＨＩ　〜ＲＥＱＣＨｎ
のうち１つがアサートされることにより、処理の実行を
要求する最優先のチャネルが示される。

優先判定部４０１は、また、最優先と判定された優先レ
ベル４２３を出力し、この優先レベルはｍビットのラッ
チ４０８に保持される。この値と、優先レベルテーブル
４０３の各チャネルの優先レベル４２１とが比較器４０
９によって比較され、一致するチャネルに対応する出力
信号４２５−１〜４２５−ｎがアサートされる。この中
で、最優先と判定されたチャネルについてのみ、アンド
ゲート４１０−１〜４１０−ｎの働きで除外され、最優
先と判定されたチャネルと同一優先レベルを持つ他のチ
ャネルに対し、処理要求を抑止する信号４３０１〜４３
０−ｎとしてアンドゲート４．０５−１〜４０５−ｎに
入力される。これによって、後発的に同優先レベルの処
理要求が発生しても、それを優先判定回路４０１に入力
しないように働く。なお、本実施例のラッチ４．０４．
．４０６，４０８には、全て同相のラッチクロックを加
えている。

従来の方法では、処理待ち状態中に、別の同優先レベル
要求が発生したとき、チャネル比較部４０２の判定によ
っては、後発のチャネルを優先してしまう場合があった
。これに対し、本実施例のように後発の同優先レベルチ
ャネルの処理要求を抑止することにより、同優先レベル
内では、必ず先発のチャネルが優先される。

また、本実施例では、全てのラッチを同期的に動作させ
るので、実回路に展開する際に、回路デイレイの計算と
妥当性の評価が容易かつ確実に行われるので、信頼性の
高い回路を得ることができる。また、ＬＳＩ化する場合
、診断性の良い回路とすることができる。

第５図はダイレクト・メモリ・アクセス（ＤＭＡ）のバ
ス獲得制御に本発明の優先制御方式を採用したシステム
の構成の一例である。主記憶装置（ＭＭ）６０５をバス
６０４で共有する中央処理装置（ＣＰＵ）６０２、チャ
ネル装置６０３−１〜６０３−５がバス調停装置６０１
により制御されている。バス調停装置６０１が第４図に
示した優先制御装置を内蔵している。このシステムでは
、通常はＣＰＵ６０２がバス６０４を占有し、主記憶６
０５の書込み、読み出しを行っている。５つのチャネル
装置６０３−１〜６０３−５が、ＤＭＡを行うため、バ
ス獲得要求としてＤＭＡ処理リクエスト（ＲＥＱＩ〜Ｒ
ＥＱ５）１０２−１〜１０２−５をアサートすると、バ
ス調停装Ｗ６０１内にある優先制御装置により優先判定
が行われた後、第４図の出力ＲＥ　ＱＣＨ４１１−４−
４１１−ｎに従って最も優先度の高いチャネル装置のＤ
ＭＡ処理アクルジ信号６０７−１〜６０７−５をアサー
トする。同時にＣＰＵ６０２へは、バス獲得信号６０８
を出力する。

ここで、チャネル装置６０３−１，６０３−２　（以下
、それぞれチャネル１．チャネル２という）は、同一の
通信系チャネル装置であり、ＤＭＡ処理が一定時間に終
了しない場合、エラーとして再試行を行うものとする。

そのため、この２つに同一の最優先レベルが割り当てて
、他のチャネルはＤＭＡ処理待ち時間に制限がないため
、低優先レベルの優先順位が割り当てであるものとする
。また、本システムは、ＤＭＡ実行中に別のＤＭＡ要求
が発生した場合、ＣＰＵにバスを返すことなく、連続し
て次のＤＭＡを処理するものとする。

このような構成でのチャネル１，２の各ＤＭＡ処理待ち
時間について、第６図〜第９図を用いて説明する。

第６図は本発明の同一優先レベル競合時先行要３】− 求優先の制御を用いず、同一優先レベル競合時に若い番
号チャネル優先の制御を行った場合にチャネル２のＤＭ
Ａ処理時間が最大となるタイミングを示している。この
例では、チャネル２のＤＭＡ処理要求（ＲＥＱ２）７０
７が、他のチャネルのＤＭＡ処理７０２の際中に発生し
、しかもバス解放の判定に要する時間７０１よりわずか
に遅れている。このため次のアクセスはＣＰＵ６０２の
アクセス７０３となってしまう。このあいだにチャネル
１のＤＭＡ処理要求（ＲＥＱＩ）７０６が発生すると、
同一優先レベルであるが若い番号であるチャネル１が優
先され、その処理７０４が実行された後にチャネル２の
処理７０５が実行されることになる。この結果、チャネ
ル１のＤＭＡ要求発生からＤＭＡ処理終了までのいわゆ
るＤＭＡ処理待ち時間７０８は比較的短時間であるが、
チャネル２のＤＭＡ処理待ち時間７０９はかなり長い時
間となってしまう。もし本チャネル装置の許容待ち時間
７１１が、同図に示すようにチャネル２のＤＭＡ処理待
ち時間７０９より短い場合、チャネルのＤＭＡはエラー
・再試行となってしまう。

このようなアクセス順序を発生するおそれのあるＲＥＱ
Ｉの発生範囲７１０は、同図に示す通りバス解放判定所
要時間７０１とＣＰＵの処理７０３との両方の期間の和
である。

一方、同じＤＭＡ優先制御装置に本発明を採用したシス
テムにおいて、同じタイミングでＤＭＡ要求が発生した
場合の結果を第７図に示す。

この例では、ＤＭＡ要求の発生時点の早い、すなわちＲ
ＥＱ２を発したチャネル２のＤＭＡ処理７０５がチャネ
ル１のＤＭＡ処理７０４より先に実行されるため、チャ
ネル２のＤＭＡ処理待ち時間７０９は短縮され、同図に
示すように、許容待ち時間７１１が、バス解放判定時間
７０１とＣＰＵ装置の処理時間７０３とチャネル１のＤ
ＭＡ処理時間７０４とチャネル２のＤＭＡ処理時間７０
５との総和より小さい程度であれば、チャネル２のＤＭ
Ａはエラーとならなくなる。

なお、本発明の第１図、第２図、第４図それぞれの構成
による実施例によっても、なお、第６図のようなアクセ
ス順序となって、チャネル２のＤＭＡ処理待ち時間が最
大となる場合がある。このような場合は、第８図に示す
ようにチャネル１゜チャネル２が全く競合した場合、す
なわち回路を構成するラッチのクロックＣＬＫの１周期
の期間に２チヤネルの要求が発生し、発生時点の前後関
係が分解できなかった場合である。しかしながら、この
ようなＲＥＱｌの発生範囲７１０は、本発明を用いない
場合である第６図のそれと比較すると格段に小さく、こ
のような事態が生じる確率は低い。

また、本実施例を用いたシステムでＤＭＡ処理時間がＤ
ＭＡ処理の許容待ち時間に対してクリティカルになるの
は、チャネル番号とは無関係に後発の要求を発生したチ
ャネル、今までの例ではチャネル１の方である。この場
合の許容待ち時間を超過するおそれのある範囲７１０を
第９図に示す。

しかし、この範囲は本発明を用いない第６図の場合と比
較するとやはり格段に小さい。

以上のように、本発明を用いれば、処理時間に上限のあ
る上記のようなシステムで、その上限を超えることによ
るエラー・再試行の発生する確率を格段に小さくするこ
とができるので、システムの信頼性を大きく向上させる
ことができる。

［発明の効果］ 本発明によれば、同一優先レベルの処理要求の競合に対
し、先行優先制御が実現できるので、緊急性に差のある
処理装置同士の優先順位を順守しながら、緊急性に差の
ない処理装置同士を公平に受付けることができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図、第３図は第２図のＦＩＦ
Ｏバッファの構成例を示すブロック図、第４図は本発明
の更に他の実施例のブロック図、第５図は本発明による
ＤＭＡ優先制御方式を採用したシステムのブロック図、
第６図〜第９図は本発明の作用効果の説明図である。 １０１・・・優先判定回路（優先判定手段）、１０５・
チャネルラッチ（指定情報保持手段）、１０６・・・レ
ベルラッチ（レベル保持手段）１０７・・・コンパレー
タ（比較手段）、２０５・・・レベル対応ＦＩＦＯバッ
ファ、３１１・・・レジスタ群、４０１・・・優先判定
部、４０２・・・チャネル比較部、 ４０３・・・優先レベルテーブル、 ４０４．４０６，４０８・・・ラッチ、４０５．４１０
・・・ゲート、４０９・・・比較器、６０１・・・バス
調停装置、６０２・・・ＣＰＵ、６０３・・・チャネル
装置、６０５・・・主記憶装置。

Claims (1)

1. 【特許請求の範囲】 １、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の指定情報を出
   力する優先判定手段を用いて優先制御を行う優先制御方
   式において、一の処理要求が発生し、該一の処理要求が
   受付けられる前に他の処理要求が発生した場合、上記優
   先判定手段の優先レベル出力が変化したときに限り、最
   優先と判定した処理要求元の指定を更新することを特徴
   とする優先制御方式。 ２、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の指定情報を出
   力する優先制御装置において、 同一優先レベルの処理要求が競合した場合に、先に処理
   要求を発生した処理要求元の処理要求を優先する手段を
   設けたことを特徴とする優先制御装置。 ３、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の指定情報を出
   力する優先判定手段を備えた優先制御装置において、 上記優先判定手段の指定情報出力を更新指示信号に従っ
   て保持する指定情報保持手段と、上記優先判定手段によ
   り最優先と判定された優先レベルを一定周期で更新保持
   するレベル保持手段と、 該レベル保持手段の入力と出力とを比較する比較手段と
   、 該比較手段の不一致出力または処理要求の受付け応答信
   号を上記指定情報保持手段への更新指示信号として当該
   保持手段の内容を更新する更新手段と を設けたことを特徴とする優先制御装置。 ４、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の指定情報を出
   力する優先判定手段を用いて優先制御を行う優先制御方
   式において、上記優先レベル毎に先入れ先出し（ＦＩＦ
   Ｏ）バッファを設け、同一優先レベルの複数の処理要求
   については当該優先レベルに対応する上記ＦＩＦＯバッ
   ファに処理要求発生順に前記処理要求元の指定情報を格
   納し、該格納順に読出して最優先の処理要求元の指定を
   行うことを特徴とする優先制御方式。 ５、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の指定情報を出
   力する優先判定手段を備えた優先制御装置において、 上記優先判定手段から出力された上記指定情報を保持す
   る複数のＦＩＦＯバッファと、 上記指定情報の変化時に該変化後の新たな指定情報を当
   該処理要求元の優先レベルに対応する上記ＦＩＦＯバッ
   ファに格納する手段と、処理要求の受付け応答信号によ
   り当該優先レベルに対応するＦＩＦＯバッファの出力を
   更新する手段と、 上記優先判定手段により最優先と判定された優先レベル
   を保持するレベル保持手段と、 該レベル保持手段の出力に応じて上記複数のＦＩＦＯバ
   ッファの出力を選択する選択手段とを備え、 該選択手段の出力により処理要求元の指定を行うことを
   特徴とする優先制御装置。 ６、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の処理要求を有
   効とする優先制御方式において、 優先判定の結果、最優先と判定された処理要求が受け付
   けられるまで、当該処理要求の優先レベルと同一の優先
   レベルを有する処理要求を優先判定の対象から除外する
   ことを特徴とする優先制御方式。 ７、複数の処理要求元の各々に対して定められた優先レ
   ベルに従って最優先の処理要求を判定し、該最優先と判
   定された処理要求を発生した処理要求元の指定情報を出
   力する優先判定手段を備えた優先制御装置において、 上記優先判定手段による優先判定の結果、最優先と判定
   された処理要求の優先レベルと同一の優先レベルを有す
   る処理要求元を識別する識別手段と、 該識別手段により識別された処理要求元に対して、上記
   優先判定手段への処理要求入力を遮断するゲート手段と を設けたことを特徴とする優先制御装置。 ８、同一の優先レベルを有する処理要求元から複数の処
   理要求が競合して発生した場合に、処理要求を最先に発
   した処理要求元の要求を優先することにより、同一の優
   先レベルを有する処理要求元について、平均的な処理待
   ち時間を均等にすることを特徴とする優先制御方式。 ９、請求項１、４、６または８記載のの優先制御方式を
   採用した情報処理システムにおいて、処理待ち時間に制
   限がある複数の処理要求元に対して高レベルの同一の優
   先レベルを割当てたことを特徴とする情報処理システム
   。 １０、複数のバス獲得要求元の各々に対して予め定めら
   れた優先レベルに従って、最優先の要求元を判定して当
   該要求元にバス獲得を許可する許可信号を与えるバス調
   停装置において、 請求項２、３、５または７記載の優先制御装置を具備し
   、上記バス獲得要求を優先制御装置への処理要求とし、
   上記優先制御装置が出力する指定情報により当該要求元
   に上記許可信号を出力することを特徴とするバス調停装
   置。