JPH0227620Y2 - - Google Patents
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- JPH0227620Y2 JPH0227620Y2 JP9449683U JP9449683U JPH0227620Y2 JP H0227620 Y2 JPH0227620 Y2 JP H0227620Y2 JP 9449683 U JP9449683 U JP 9449683U JP 9449683 U JP9449683 U JP 9449683U JP H0227620 Y2 JPH0227620 Y2 JP H0227620Y2
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Description
【考案の詳細な説明】
〔考案の技術分野〕
この考案は例えば音声中間周波増幅回路(以
下、SIF回路と称する)に於いて、FM検波前に
音声信号を増幅し、増幅変化分を取り除くリミツ
タ回路に関する。[Detailed description of the invention] [Technical field of the invention] This invention is a limiter that amplifies the audio signal before FM detection and removes the amplification variation in, for example, an audio intermediate frequency amplification circuit (hereinafter referred to as SIF circuit). Regarding circuits.
SIF回路に於けるリミツタ回路は、FM検波す
る前に音声信号を増幅し、振幅変化分を取り除く
役目を果している。
The limiter circuit in the SIF circuit plays the role of amplifying the audio signal and removing amplitude changes before FM detection.
このようなリミツタ回路の従来例を第1図に示
す。図において、Q11〜Q18はトランジスタ、R11
〜R21は抵抗、C11はコンデンサである。また、
INは入力端子、OUTは出力端子、+Bは電源で
ある。 A conventional example of such a limiter circuit is shown in FIG. In the figure, Q 11 to Q 18 are transistors, R 11
~ R21 is a resistor and C11 is a capacitor. Also,
IN is the input terminal, OUT is the output terminal, and +B is the power supply.
図示のリミツタ回路は、トランジスタQ11,
Q12から成る初段リミツタアンプ、トランジスタ
Q14,Q15から成る2段リミツタアンプ、トラン
ジスタQ17,Q18から成る3段リミツタアンプの
2つのリミツタアンプから成る。各段のリミツタ
アンプは差動増幅回路構成となつている。 The illustrated limiter circuit consists of transistors Q 11 ,
First stage limiter amplifier consisting of Q12 , transistor
It consists of two limiter amplifiers: a two-stage limiter amplifier consisting of transistors Q 14 and Q 15 , and a three-stage limiter amplifier consisting of transistors Q 17 and Q 18 . The limiter amplifier in each stage has a differential amplifier circuit configuration.
初段リミツタアンプに於いては、差動入力間に
抵抗R11が挿入されている為、この抵抗R11の電
圧降下によつてオフセツトが生じる。この為、初
段出力電圧VAOが下がり、2段入力電圧VBIが下
がり、2段出力電圧VBOが下がる。ここで抵抗
R14により直流帰還がかかつているので、トラン
ジスタQ12,Q15のベースバイアス電圧Vbが下が
り、かつ初段入力電圧VAIが下がることになる。
これにより、初段及び2段目のリミツタアンプの
バイアス電圧がどんどん下がることになるが、バ
イアス電圧が下がると、リミツタアンプを流れる
電流が減り、ゲインが下がる為、初段及び2段出
力電圧VAO,VBOを上げようとする動作が生じ、
適当なところでつりあう。このとき、2段入力電
圧VBIとベースバイアス電圧Vbの下がる割合が一
致しない為、2段リミツタアンプにもオフセツト
が生じる。3段リミツタアンプに於いては、帰還
抵抗R14と抵抗R15との抵抗値の比を適当な値に
設定することにより、トランジスタQ17とQ18の
ベースバイアス電圧を合わせてオフセツトをなく
している。この場合、抵抗R14には、トランジス
タQ11,Q12,Q15,Q18の4つトランジスタのベ
ース電流が流れ、抵抗R15には、トランジスタ
Q171個分のベース電流しか流れない。したがつ
て、各ベース電流が等しいとすれば、抵抗R14と
R15との抵抗比を1:4にすればよい。 In the first-stage limiter amplifier, a resistor R11 is inserted between the differential inputs, so an offset occurs due to the voltage drop across this resistor R11 . Therefore, the first stage output voltage V AO decreases, the second stage input voltage V BI decreases, and the second stage output voltage V BO decreases. resistance here
Since DC feedback is applied by R 14 , the base bias voltage V b of transistors Q 12 and Q 15 decreases, and the first stage input voltage V AI decreases.
As a result, the bias voltage of the limiter amplifiers in the first and second stages gradually decreases, but as the bias voltage decreases, the current flowing through the limiter amplifiers decreases and the gain decreases, so the output voltages of the first and second stages V AO , V BO There is a movement to raise the
Balance it out at the appropriate place. At this time, since the rate at which the two-stage input voltage V BI and the base bias voltage V b decrease do not match, an offset also occurs in the two-stage limiter amplifier. In the three-stage limiter amplifier, by setting the ratio of the resistance values of feedback resistor R14 and resistor R15 to an appropriate value, the base bias voltages of transistors Q17 and Q18 are matched to eliminate offset. . In this case, the base currents of the four transistors Q 11 , Q 12 , Q 15 , and Q 18 flow through the resistor R 14, and the base currents of the four transistors Q 11 , Q 12 , Q 15 , and Q 18 flow through the resistor R 15 .
Q 17 Only one base current flows. Therefore, if each base current is equal, the resistance R14 and
The resistance ratio with R15 should be 1:4.
しかしながら上記構成の場合、2段リミツタア
ンプにオフセツトが生じる為、SIF回路に於ける
リミツタアンプには不適である。すなわち、FM
検波動作に於いては、入力信号の立ち上がり及び
立ち下がりの微妙な変化が出力に大きい影響を与
える。言い換えれば、SIF回路のAMRはリミツ
タ回路の出力波形に大きく左右される。上述した
ようなオフセツトのあるリミツタ回路では、第2
図に示すように、振幅制限を行なつた後の信号
(図中破線で示す)の立ち上がり及び立ち下がり
はオフセツトのないリミツタ回路に通した場合の
正規の立ち上がり及び立ち下がり(図中、実線で
示す信号の立ち上がり及び立ち下がり)とは異な
つてしまう。これにより、SIF回路のAMRが著
しく悪化してしまう。特に2段リミツタアンプは
今だ完全な振幅制限作用を受けていない信号、つ
まり矩形波状の信号ではなくまだ正弦波状の信号
が入力され、これを矩形波状にするものであるか
ら、この2段リミツタアンプのオフセツトはリミ
ツタ回路の出力波形の立ち上がり及び立ち下がり
に大きく影響する。なお、第2図に於いて、VOS
はオフセツト電圧である。
However, in the case of the above configuration, an offset occurs in the two-stage limiter amplifier, so it is not suitable as a limiter amplifier in an SIF circuit. That is, F.M.
In a detection operation, subtle changes in the rise and fall of an input signal have a large effect on the output. In other words, the AMR of the SIF circuit is greatly influenced by the output waveform of the limiter circuit. In a limiter circuit with an offset as described above, the second
As shown in the figure, the rising and falling edges of the signal after amplitude limiting (indicated by the broken line in the figure) are normal rising and falling edges (indicated by the solid line in the figure) when passed through a limiter circuit without offset. (the rising and falling edges of the signal shown) will be different. This significantly worsens the AMR of the SIF circuit. In particular, a two-stage limiter amplifier receives a signal that has not yet undergone complete amplitude limiting, that is, a signal that is still a sine wave rather than a rectangular wave signal, and converts this into a rectangular wave. Offset greatly affects the rise and fall of the output waveform of the limiter circuit. In addition, in Figure 2, V OS
is the offset voltage.
この考案は上記の事情に対処すべくなされたも
ので、オフセツトのないリミツタ回路を提供する
ことを目的とする。
This invention was made in order to cope with the above-mentioned circumstances, and its purpose is to provide a limiter circuit without offset.
この考案は、例えば第3図を用いて説明するな
らば、2段リミツタアンプを構成するトランジス
タQ34,Q35に於いて、電源+B1から負荷抵抗R32
及びエミツタホロワを成すトランジスタQ33のベ
ース・エミツタ間電流路を介してトランジスタ
Q34のベースに到る経路の電圧降下分と、電源+
B1から負荷抵抗R36及びエミツタホロワを成すト
ランジスタQ36のベース・エミツタ間電流路並び
に帰還抵抗R44を介してトランジスタQ35のベー
スに到る経路の電圧降下分とが等しくなるように
回路定数を設定したものである。
This idea can be explained using, for example, FIG. 3. In transistors Q 34 and Q 35 that constitute a two-stage limiter amplifier, load resistance R 32 is
and the transistor Q33 through the base-emitter current path forming the emitter follower.
The voltage drop in the path to the base of Q 34 and the power +
The circuit constants are set so that the voltage drop in the path from B 1 to the base of transistor Q 35 via load resistor R 36 , the base-emitter current path of transistor Q 36 forming an emitter follower, and the feedback resistor R 44 is equal. is set.
以下、図面を参照してこの考案の一実施例を詳
細に説明する。図に於いて、入力端子INはトラ
ンジスタQ31のベースに接続され、このトランジ
スタQ31のコレクタは第1の電源+B1に接続され
ている。トランジスタQ32はトランジスタQ31と
差動対をなし、そのエミツタの共通接続点は抵抗
R31とダイオードD11の直列回路を介して接地さ
れている。このトランジスタQ32のコレクタは負
荷抵抗R32を介して電源+B1に接続されている。
さらに、このトランジスタQ32のコレクタはトラ
ンジスタQ33のベースに接続され、このトランジ
スタQ33のコレクタは第1の電源+B1に接続さ
れ、エミツタはトランジスタQ34のベースに接続
されるとともに、抵抗R33を介して接地されてい
る。トランジスタQ34のコレクタは電源+B1に接
続されている。トランジスタQ35はトランジスタ
Q34と差動対を成し、そのエミツタの共通接続点
は抵抗R35、ダイオードD32の直列回路を介して
接地されている。トランジスタQ35のコレクタ
は、トランジスタQ36のベースに接続されるとと
もに、負荷抵抗R36を介して電源+B1に接続され
ている。トランジスタQ36のエミツタはトランジ
スタQ37のコレクタに接続されるとともに、バイ
アス抵抗R37を介してトランジスタQ38のベース
に接続されているので、このトランジスタQ38の
コレクタは第2の電源+B2に接続されている。
トランジスタQ39はトランジスタQ38と差動対を
成し、そのエミツタの共通接続点はトランジスタ
Q40のコレクタに接続されている。トランジスタ
Q39のコレクタは出力端子OUTに接続されるとと
もに、負荷抵抗R38を介して第2の電源+B2に接
続されている。トランジスタQ37とQ40のベース
は共通接続され、その接続中点は抵抗R39を介し
て第2の電源+B2に接続されているとともに、
ダイオードD33と抵抗R40の直列回路を介して接
地されている。トランジスタQ37,Q40のエミツ
タはそれぞれ抵抗R41,R42を介して接地されて
いる。
Hereinafter, one embodiment of this invention will be described in detail with reference to the drawings. In the figure, the input terminal IN is connected to the base of a transistor Q31 , and the collector of this transistor Q31 is connected to the first power supply + B1 . Transistor Q 32 forms a differential pair with transistor Q 31 , and the common connection point of its emitters is a resistor.
Grounded through a series circuit of R 31 and diode D 11 . The collector of this transistor Q 32 is connected to the power supply +B 1 via a load resistor R 32 .
Further, the collector of this transistor Q 32 is connected to the base of a transistor Q 33 , the collector of this transistor Q 33 is connected to the first power supply +B 1 , the emitter is connected to the base of the transistor Q 34 , and the resistor R 33 to ground. The collector of transistor Q 34 is connected to the power supply +B 1 . Transistor Q 35 is a transistor
It forms a differential pair with Q34 , and the common connection point of its emitters is grounded through a series circuit of resistor R35 and diode D32 . The collector of transistor Q 35 is connected to the base of transistor Q 36 and to the power supply +B 1 via load resistor R 36 . The emitter of transistor Q 36 is connected to the collector of transistor Q 37 and also to the base of transistor Q 38 via bias resistor R 37 , so that the collector of transistor Q 38 is connected to the second power supply +B 2 . It is connected.
Transistor Q 39 forms a differential pair with transistor Q 38 , and the common connection point of its emitters is connected to transistor Q 38.
Connected to Q 40 collector. transistor
The collector of Q 39 is connected to the output terminal OUT and also to the second power supply +B 2 via a load resistor R 38 . The bases of transistors Q 37 and Q 40 are commonly connected, and the midpoint of the connection is connected to the second power supply +B 2 via resistor R 39 , and
It is grounded through a series circuit of diode D 33 and resistor R 40 . The emitters of transistors Q 37 and Q 40 are grounded via resistors R 41 and R 42 , respectively.
前記トランジスタQ31のベースはバイアス抵抗
R43と交流成分パイパス用のコンデンサC31の直列
回路を介して接地されている。バイアス抵抗R34
とコンデンサC31との接続中点はトランジスタ
Q32,Q35,Q39のベースに接続されている。ま
た、前記トランジスタQ36のエミツタはさらに、
帰還抵抗R44を介してトランジスタQ35,Q32,
Q39、抵抗R43とコンデンサC31との接続中点に接
続されている。 The base of the transistor Q31 is a bias resistor
It is grounded through a series circuit of R 43 and a capacitor C 31 for bypassing the AC component. Bias resistance R 34
The midpoint of connection between and capacitor C 31 is a transistor
Connected to the bases of Q 32 , Q 35 , and Q 39 . Furthermore, the emitter of the transistor Q36 is
Transistors Q 35 , Q 32 ,
Q 39 is connected to the midpoint of the connection between resistor R 43 and capacitor C 31 .
トランジスタQ31とQ32は初段リミツタアンプ
を成し、トランジスタQ34とQ35は2段リミツタ
アンプを成し、トランジスタQ38とQ39は3段リ
ミツタアンプを成す。抵抗R31とダイオードD31
は初段リミツタアンプの定電流源を成し、抵抗
R35とダイオードD32は2段リミツタアンプの定
電流源を成す。トランジスタQ37,Q40,ダイオ
ードD33,抵抗R40〜R42はカレントミラー回路を
成す。これにより、3段リミツタアンプの定電流
量は抵抗R37とR44の接続中点からトランジスタ
Q37に流れる込む電流量と同じ値に設定されてい
る。その結果、トランジスタQ36のエミツタ電位
の変動を抑えることができるため、動作の安定化
を図ることができる。トランジスタQ33,Q36は
それぞれ初段リミツタアンプ、2段リミツタアン
プの出力を後段に導びくエミツタホロワを成す出
力トランジスタである。 Transistors Q 31 and Q 32 form a first-stage limiter amplifier, transistors Q 34 and Q 35 form a two-stage limiter amplifier, and transistors Q 38 and Q 39 form a three-stage limiter amplifier. Resistor R 31 and diode D 31
constitutes the constant current source of the first stage limiter amplifier, and the resistor
R35 and diode D32 form a constant current source for the two-stage limiter amplifier. Transistors Q 37 , Q 40 , diode D 33 , and resistors R 40 to R 42 form a current mirror circuit. As a result, the constant current amount of the three-stage limiter amplifier can be adjusted from the midpoint of the connection between resistors R37 and R44 to the transistor
It is set to the same value as the amount of current flowing into Q37 . As a result, fluctuations in the emitter potential of the transistor Q36 can be suppressed, thereby stabilizing the operation. Transistors Q 33 and Q 36 are output transistors forming emitter followers that lead the outputs of the first-stage limiter amplifier and second-stage limiter amplifier to the subsequent stage, respectively.
上述したリミツタ回路の動作は基本的には先の
第1図に示す回路と同じである。但し、第1の電
源+B1から抵抗R32,トランジスタQ33のベー
ス・エミツタ間電流路を介してトランジスタQ34
のベースに到る経路の電圧降下分と、第1の電源
+B1から抵抗R36,トランジスタQ36のベース・
エミツタ間電流路、抵抗R44を介してトランジス
タQ35のベースに到る経路の電圧降下分が等しく
なるように回路定数が設定されている。これによ
り、2段リミツタアンプのオフセツトがなくな
り、波形歪の少ないリミツタ出力を得ることがで
き、SIF回路のAMRを向上させることができる。 The operation of the limiter circuit described above is basically the same as the circuit shown in FIG. 1 above. However, the transistor Q 34 is connected from the first power supply +B 1 to the resistor R 32 and the current path between the base and emitter of the transistor Q 33 .
The voltage drop in the path from the first power supply +B 1 to the base of the resistor R 36 and the base of the transistor Q 36
Circuit constants are set so that the voltage drops in the emitter-to-emitter current path and the path to the base of the transistor Q35 via the resistor R44 are equal. As a result, the offset of the two-stage limiter amplifier is eliminated, a limiter output with less waveform distortion can be obtained, and the AMR of the SIF circuit can be improved.
第3図中に示す回路定数の具体値は上記目的を
達成するように設定された回路定数の一例を示す
ものである。なお、回路定数の決め方としては、
負荷抵抗R32を除く回路素子の値を設定し、この
設定された値に合わせて上記目的を達成するよう
に負荷抵抗R32の抵抗値を定めるようにすればよ
い。以下、この負荷抵抗R32の抵抗値を式を使つ
て求めてみる。抵抗R31,R35の抵抗値が等しい
ことにより、初段リミツタアンプと2段リミツタ
アンプの定電流の値は等しい。これをIOとおく
と、抵抗R32を流れる電流はIO/2となる。3段リ
ミツタアンプの定電流もIOとすれば、抵抗R44を
流れる電流は1/β 4/2IOとなる。これは3段リミ
ツタアンプのオフセツトを無くす為に、抵抗R44
とR37の抵抗比が約1:4に設定されているから
である。但し、βはトランジスタの直流電流増幅
率である。 The specific values of the circuit constants shown in FIG. 3 are examples of circuit constants set to achieve the above object. In addition, how to determine the circuit constants is as follows:
The values of the circuit elements except the load resistor R 32 may be set, and the resistance value of the load resistor R 32 may be determined in accordance with the set value so as to achieve the above object. Below, we will use the formula to find the resistance value of this load resistor R32 . Since the resistance values of the resistors R 31 and R 35 are equal, the constant current values of the first stage limiter amplifier and the second stage limiter amplifier are equal. Letting this be I O , the current flowing through the resistor R 32 will be I O /2. If the constant current of the three-stage limiter amplifier is also I O , then the current flowing through the resistor R 44 is 1/β 4/2 I O. This is done by using a resistor R44 to eliminate the offset of the 3-stage limiter amplifier.
This is because the resistance ratio of R37 and R37 is set to approximately 1:4. However, β is the DC current amplification factor of the transistor.
第1の電源+B1の電圧をVCC1とすると、
VCC1=IO/2・Ra+VF+1/β 4/2IO・
Rb+VF+IO・Rc+VF ……(1)
の関係が成つ立つから、
IO=VCC1−3VF/Ra/2+2R/βb+Rc=0.32〔mA〕
……(2)
となる。但し、Ra,Rb,Rcはそれぞれ抵抗R36,
R44,R35の抵抗値である。VFはトランジスタの
ベース・エミツタ間順方向降下電圧やダイオード
の順方向降下電圧である。 If the voltage of the first power supply +B 1 is V CC1 , then V CC1 =I O /2・R a +V F +1/β 4/2I O・R b +V F +I O・R c +V F ……(1) Since the relationship holds, I O = V CC1 −3V F /Ra/2+2R/βb+R c =0.32 [mA]
...(2) becomes. However, R a , R b , and R c are the resistances R 36 and R 36 , respectively.
This is the resistance value of R 44 and R 35 . V F is the forward voltage drop between the base and emitter of a transistor or the forward voltage drop of a diode.
初段リミツタアンプのトランジスタQ31,Q32
のベース電流をそれぞれI1,I2とし、I1:I2=
1:xとおくと、
1/1+x・IO・1/β・R1=hlnx/1+x
−hln1/1+x=hlnx ……(3)
となる。但し、RIはトランジスタQ31の入力抵抗
である。ここで、I2=I1+ΔIとおくと、
x=I1+ΔI/I1=1+ΔI/I1 ……(4)
となる。ΔI≪I1とすると、
hlnx=hln(1+ΔI/I1)
=hΔI/I1
=h・(x−1) ……(5)
となる。式(3)と(5)より、
1/1+x・IO・1/β・RI=h・(x−1)……(6
)
となる。式(6)より、
x2−1=IO/h・β・RI ……(7)
となる式(7)より、
となる。この場合、h,β,RIの値を適宜設定
することにより、xは1.06となる。 Transistors Q 31 and Q 32 of the first stage limiter amplifier
Let the base currents of I 1 and I 2 be respectively, and I 1 :I 2 =
1:x, then 1/1+x・I O・1/β・R 1 = hlnx/1+x −hln1/1+x=hlnx (3). However, R I is the input resistance of transistor Q 31 . Here, if I 2 =I 1 +ΔI, then x=I 1 +ΔI/I 1 =1+ΔI/I 1 (4). If ΔI≪I 1 , then hlnx=hln(1+ΔI/I 1 )=hΔI/I 1 =h·(x−1) (5). From equations (3) and (5), 1/1+x・I O・1/β・R I =h・(x−1)……(6
) becomes. From equation (6), x 2 −1=I O /h・β・R I ...(7) From equation (7), becomes. In this case, by appropriately setting the values of h, β, and R I , x becomes 1.06.
2段リミツタアンプのオフセツトが0だから、
Rd・x/1+x・IO+VF1
=Ra・IO/2+VF2+Rb・4/2β・IO ……(9)
が成り立つ。但し、Rdは抵抗R32の抵抗値、VF1.
VF2はそれぞれトランジスタQ33,Q36のVFであ
る。式(9)より、
Rd=Ra/2+Rb・2/β+VF1−VF2/I0/x/1+x
……(10)
となる。トランジスタQ33,Q36のエミツタ電流
I11,I12は、
I11=RC・IO+2VF/Re=0.18〔mA〕 ……(11)
I12=VCC2−VF/Rf+Rg・Rg/Rh=0.68[mA]……(12
)
となる。但し、Re〜Rhはそれぞれ抵抗R33,R39,
R40,R41の抵抗値、VCC2は第2の電源+B2の電
圧である。式(11),(12)より、
VF1−VF2/IO=h・lnI12/I11/IO……(13)
となる。よつて、
Rd=5.5/2×103+2/100×2×103+0.11×103/1.0
6/1+1.06
=5.64×103〔Ω〕
となる。 Since the offset of the two-stage limiter amplifier is 0, R d・x/1+x・I O +V F1 =R a・I O /2+V F2 +R b・4/2β・I O (9) holds true. However, R d is the resistance value of resistor R 32 and V F1 .
V F2 is V F of transistors Q 33 and Q 36 , respectively. From equation (9), R d = R a /2+R b・2/β+V F1 −V F2 /I 0 /x/1+x
...(10) becomes. Emitter current of transistors Q 33 and Q 36
I 11 and I 12 are: I 11 = R C・I O +2V F /Re=0.18 [mA] ...(11) I 12 = V CC2 −V F /R f +R g・R g /R h =0.68 [mA]……(12
) becomes. However, R e to R h are the resistances R 33 , R 39 , and
The resistance values of R 40 and R 41 and V CC2 are the voltage of the second power supply +B 2 . From equations (11) and (12), V F1 −V F2 /I O =h·lnI 12 /I 11 /I O (13). Therefore, R d =5.5/2×10 3 +2/100×2×10 3 +0.11×10 3 /1.0
6/1+1.06 = 5.64×10 3 [Ω].
なお、上記の値は計算を容易にする為に数々の
近似をして求められたものである。これに対し、
第3図に示す値は計算機のシミユレーシヨンから
求めた値である。 Note that the above values were obtained through a number of approximations to facilitate calculation. In contrast,
The values shown in FIG. 3 are values obtained from computer simulation.
このようにこの考案によれば、オフセツトのな
いリミツタ回路を提供することができる。
Thus, according to this invention, a limiter circuit without offset can be provided.
第1図は従来のリミツタ回路を示す回路図、第
2図はオフセツトによる影響を説明する為の信号
波形図、第3図はこの考案に係るリミツタ回路の
一実施例を示す回路図である。
IN……入力端子、OUT……出力端子、+B1…
…第1の電源、+B2……第2の電源、Q31〜Q40…
…トランジスタ、R31〜R44……抵抗、D31〜D33
……ダイオード、C31……コンデンサ。
FIG. 1 is a circuit diagram showing a conventional limiter circuit, FIG. 2 is a signal waveform diagram for explaining the influence of offset, and FIG. 3 is a circuit diagram showing an embodiment of the limiter circuit according to this invention. IN...Input terminal, OUT...Output terminal, +B 1 ...
...First power supply, +B 2 ...Second power supply, Q 31 to Q 40 ...
…Transistor, R 31 to R 44 … Resistor, D 31 to D 33
...Diode, C 31 ...Capacitor.
Claims (1)
スタ及びこの第1のトランジスタと差動対を成
し、コレクタが第1の負荷抵抗を介して電源に接
続される第2のトランジスタを有する第1の差動
増幅回路と、 ベースが前記第2のトランジスタのコレクタに
接続され、エミツタフオロアを成す第3のトラン
ジスタと、 ベースがこの第3のトランジスタのエミツタに
接続される第4のトランジスタ及びこの第4のト
ランジスタと差動対を成し、コレクタが第2の負
荷抵抗を介して電源に接続される第5のトランジ
スタを有する第2の差動増幅回路と、 ベースが前記第5のトランジスタのコレクタに
接続され、エミツタフオロアを成す第6のトラン
ジスタと、 ベースがこの第6のトランジスタのエミツタに
第1のバイアス抵抗を介して接続される第7のト
ランジスタ及びこの第7のトランジスタと差動対
を成し、コレクタが出力端子に接続されるととも
に、第3の負荷抵抗を介して電源に接続される第
8のトランジスタを有する第3の差動増幅回路
と、 前記第1のトランジスタのベースと前記第2,
第5,第8のトランジスタのベースとの間に挿入
される第2のバイアス抵抗と、 前記第6のトランジスタのエミツタと前記第
2,第5,第8のトランジスタのベースとの間に
挿入された帰還抵抗と、 前記第2,第5,第8のトランジスタのベース
と基準電位端間に挿入されたコンデンサと、 コレクタが前記第7,第8のトランジスタのエ
ミツタの共通接続点に接続され、この第7,第8
のトランジスタの定電流源を成す第9のトランジ
スタと、 コレクタが前記第6のトランジスタのエミツタ
に接続されるとともに、前記第9のトランジスタ
とカレントミラー接続された第10のトランジスタ
とを具備したリミツタ回路。[Claims for Utility Model Registration] A first transistor whose base is connected to an input terminal, and a transistor which forms a differential pair with the first transistor and whose collector is connected to a power supply via a first load resistor. a first differential amplifier circuit having two transistors; a third transistor having a base connected to the collector of the second transistor and forming an emitter follower; a third transistor having a base connected to the emitter of the third transistor; a second differential amplifier circuit having a fifth transistor forming a differential pair with the fourth transistor and having a collector connected to the power supply via a second load resistor; a sixth transistor connected to the collector of the fifth transistor and forming an emitter follower; a seventh transistor whose base is connected to the emitter of the sixth transistor via a first bias resistor; a third differential amplifier circuit comprising an eighth transistor forming a differential pair with the first transistor, the collector of which is connected to the output terminal, and the eighth transistor connected to the power supply via a third load resistor; the base of the transistor and the second,
a second bias resistor inserted between the bases of the fifth and eighth transistors; and a second bias resistor inserted between the emitter of the sixth transistor and the bases of the second, fifth, and eighth transistors. a feedback resistor; a capacitor inserted between the bases of the second, fifth, and eighth transistors and reference potential terminals; and a collector connected to a common connection point of the emitters of the seventh and eighth transistors; This 7th and 8th
A limiter circuit comprising: a ninth transistor forming a constant current source of the transistor; and a tenth transistor whose collector is connected to the emitter of the sixth transistor and which is connected in a current mirror to the ninth transistor. .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9449683U JPS604016U (en) | 1983-06-20 | 1983-06-20 | limiter circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9449683U JPS604016U (en) | 1983-06-20 | 1983-06-20 | limiter circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS604016U JPS604016U (en) | 1985-01-12 |
JPH0227620Y2 true JPH0227620Y2 (en) | 1990-07-25 |
Family
ID=30226171
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9449683U Granted JPS604016U (en) | 1983-06-20 | 1983-06-20 | limiter circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS604016U (en) |
-
1983
- 1983-06-20 JP JP9449683U patent/JPS604016U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS604016U (en) | 1985-01-12 |
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