JPH02268046A - Packet multiplexer - Google Patents
Packet multiplexerInfo
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- JPH02268046A JPH02268046A JP1090102A JP9010289A JPH02268046A JP H02268046 A JPH02268046 A JP H02268046A JP 1090102 A JP1090102 A JP 1090102A JP 9010289 A JP9010289 A JP 9010289A JP H02268046 A JPH02268046 A JP H02268046A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はローカルエリアネットワークのパケット交換処
理を高速に行なうパケット多重化装置に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a packet multiplexing device that performs high-speed packet switching processing in a local area network.
従来の技術
従来のパケット多重化装置を第６図に示す。パケット多
重化装置ｌは、システムバス２によりホストコンピュー
タ３と接続され、メモリ４を介してデータの送受信を行
う。Prior Art A conventional packet multiplexing device is shown in FIG. The packet multiplexing device 1 is connected to a host computer 3 via a system bus 2, and sends and receives data via a memory 4.
尚、本装置はメディアアクセス方式には関係ないが、例
を具体化するために、トークンリング方式により説明す
る。Although this device is not related to the media access method, in order to give a concrete example, the token ring method will be explained.
ネットワークへのパケット送信は、伝送路１０から伝送
回路１１を経て、ＭＡＣ（Ｍ ｅ ｄ ｉ ｕ ｍＡｃ
ｃｅｓｓ Ｃｏｎｔｒｏｌ）制御回路１２がトークン
を検出し、マイクロコントローラ１３に送信化信号２０
を与えることで閏始される。マイクロコントローラは、
バスインタフェース回路１４を制御し、システムバス２
を介し、第２図に示すような送信要求を読み取り、宛先
アドレス８２、パケット長８３と送信信号２１をＭＡＣ
制御回路１２に与え、メモリ４上にあるデータを伝送回
路を経て送信を行う。Packets are sent to the network via a transmission path 10, a transmission circuit 11, and a MAC (Mediu mAc).
cess control) control circuit 12 detects the token and sends a transmission signal 20 to the microcontroller 13.
The leap is started by giving . The microcontroller is
Controls the bus interface circuit 14 and connects the system bus 2
reads the transmission request as shown in FIG.
The data stored in the memory 4 is transmitted to the control circuit 12 via the transmission circuit.
ネットワークからのパケット受信は、伝送路１０から伝
送回路１１を経て、ＭＡＣ制御回路１２が自分宛のパケ
ットを選別し、受信信号２２をもって、マイクロコント
ローラ１３に通知し、予め決められた所定のアドレスに
格納されることで完了する。When receiving packets from the network, the MAC control circuit 12 selects packets addressed to itself via the transmission path 10 and the transmission circuit 11, notifies the microcontroller 13 with a reception signal 22, and sends the packets to a predetermined address. Completed by being stored.
発明が解決しようとする課題
しかし、このような構成では、１度に送信できるパケッ
トは１つであり、データベースサーバやファイルサーバ
等の情報処理装置のように他の情報処理装置に比べてネ
ットワークの負荷が集中する場合に、ネットワークの処
理能力がシステムのボトルネックになる可能性がある。Problems to be Solved by the Invention However, in such a configuration, only one packet can be transmitted at a time, and the network capacity is lower than that of other information processing devices such as database servers and file servers. When the load is concentrated, the network processing capacity may become a bottleneck for the system.
本発明はこのようなネットワークの負荷が集中する情報
処理装置のパケット交換処理を高速に行なうことができ
るパケット多重化装置を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a packet multiplexing device that can perform packet switching processing at high speed in an information processing device in which the load on the network is concentrated.
課題を解決するための手段
本発明は、複数の情報処理装置が伝送路を介して相互に
データ交換を行うネットワークにおいて、宛先判定回路
と最大パケット長判定回路とタイマ及び受信パケット長
計数回路とマイクロコントローラとを有するようにする
ものである。Means for Solving the Problems The present invention provides a network in which a plurality of information processing devices mutually exchange data via a transmission line, which includes a destination determination circuit, a maximum packet length determination circuit, a timer, a received packet length counting circuit, and a microprocessor. and a controller.
作用
本発明は前記の構成により、パケットを送信する際、次
に送信するパケットの宛先が、宛先判定回路により、現
在送信しているパケットの宛先と同一の宛先であり、か
つ、最大パケット長判定回路により、現在まで連続して
送信したパケットの長さの合計と次に送信するパケット
の長さの合計が、最大パケット長を越えないことが確認
された場合に、マイクロコントローラが、タイマを制御
して一定時間経過後に、現在送信中のパケットに連続し
て送信し、この動作をその時点での全ての送信要求に対
して行うようにし、また、宛先アドレス、送信元アドレ
ス、データ長、データから構成されるパケットを複数個
多重化したフレームを受信する際、受信パケット長計数
回路が受信パケット中のデータ長が示す値を計数し終る
毎に、マイクロコントローラが、１つのパケットとして
受信処理を行うようにするものである。Effects of the present invention With the above configuration, when transmitting a packet, the destination determination circuit determines that the destination of the next packet to be transmitted is the same as the destination of the currently transmitted packet, and the maximum packet length is determined. The microcontroller controls the timer when the circuit confirms that the sum of the lengths of the packets that have been sent consecutively up to now and the sum of the lengths of the next packet does not exceed the maximum packet length. After a certain period of time has elapsed, the packets currently being sent are continuously sent, and this operation is performed for all transmission requests at that point. When receiving a frame in which a plurality of packets consisting of It is something that you should do.
実施例
本発明のパケット多重化装置の一実施例を第１図に示す
。尚、従来例と同一カ所には同一番号を付し説明を省略
する。Embodiment An embodiment of the packet multiplexing device of the present invention is shown in FIG. Incidentally, the same parts as in the conventional example are given the same numbers and explanations are omitted.
図において、５０はパケット多重化装置である。In the figure, 50 is a packet multiplexing device.
宛先判定回路５２は、パケット送信時にマイクロコント
ローラ５１から与えられた宛先アドレスと現在送信中の
パケットのアドレスの一致を判定し、結果をマイクロコ
ントーラ５１に返す。The destination determination circuit 52 determines whether the destination address given by the microcontroller 51 at the time of packet transmission matches the address of the packet currently being transmitted, and returns the result to the microcontroller 51.
最大パケット長判定回路５３は、パケット送信時にマイ
クロコントローラ５１から与えられたパケット長をすで
に連続して送信したパケット長の合計に加算し、初期化
時に与えられた最大バケツト長を越えていないかを判定
し、結果をマイクロコントローラ５１に返す。The maximum packet length determination circuit 53 adds the packet length given from the microcontroller 51 at the time of packet transmission to the sum of the packet lengths that have already been transmitted continuously, and determines whether the packet length exceeds the maximum packet length given at the time of initialization. The determination is made and the result is returned to the microcontroller 51.
受信パケット長計数回路５４は、ＭＡＣ制御回路１２か
らメモリ４に転送されるデータを計数し、パケット受信
時にＭＡＣ制御回路１２からマイクロコントローラ５１
を経由して与えられた受信フレーム内のデータ長と一致
するとマイクロコントローラ５１に結果を返す。The received packet length counting circuit 54 counts the data transferred from the MAC control circuit 12 to the memory 4, and counts the data transferred from the MAC control circuit 12 to the microcontroller 51 when receiving a packet.
If the length of data matches the data length in the received frame given via , the result is returned to the microcontroller 51 .
タイマ５５は、マイクロコントローラ５１の制御の元に
動作し、パケット連続送信の際のパケット間の間隔を開
けるのに使用する。The timer 55 operates under the control of the microcontroller 51 and is used to create an interval between packets when continuously transmitting packets.
第２図に、ホストコンピュータからの送信要求の一構成
例を示す。この送信要求は、次の要求が格納されている
場所を示す次送信要求へのポインタ８１、パケットの宛
先アドレス８２、パケット長８３、及びデータが格納さ
れている場所を示すデータ゛へのポインタ８４から構成
され、メモリ４上に配置される。FIG. 2 shows an example of a configuration of a transmission request from a host computer. This transmission request includes a pointer to the next transmission request 81 indicating the location where the next request is stored, a packet destination address 82, a packet length 83, and a pointer to data 84 indicating the location where the data is stored. is configured and placed on the memory 4.
まず、第１の発明について説明する。ＭＡＣ制御回路１
２から送信可信号をマイクロコントローラ５１が受ける
と、第３図に示す手順でマイクロコントローラ５１がパ
ケット送信を制御する。First, the first invention will be explained. MAC control circuit 1
When the microcontroller 51 receives the send enable signal from the sender 2, the microcontroller 51 controls packet transmission according to the procedure shown in FIG.
最初の判定９０でマイクロコントローラ５１は送信要求
の有無を調べる。これは送信要求の次へのポインタ８１
が空を示しているか否かで判定する。もし、空で有れば
何も送信しない。もし、空でなければ次の処理に進む。In a first decision 90, the microcontroller 51 checks whether there is a request to send. This is the pointer 81 to the next transmission request.
Determine whether or not indicates the sky. If it is empty, nothing will be sent. If it is not empty, proceed to the next process.
２番目の処理９１では、マイクロコントローラ５１は送
信要求から宛先アドレス８２とパケット長８３を、それ
ぞれ、宛先判定回路５２と最大パケット長判定回路５３
にロードする。一連の送信の最初の場合に限り、ロード
に先立ち両方の回路をリセットする。これにより、宛先
判定回路５２には回報アドレスが、最大パケット長判定
回路５３にはパケット長０が判定比較基準として与えら
れ、必ず１パケツトは送信される。In the second process 91, the microcontroller 51 extracts the destination address 82 and packet length 83 from the transmission request from the destination determination circuit 52 and maximum packet length determination circuit 53, respectively.
Load into. Reset both circuits prior to loading only in the first of a series of transmissions. As a result, the destination determination circuit 52 is given a broadcast address, and the maximum packet length determination circuit 53 is given a packet length of 0 as a determination comparison standard, so that one packet is always transmitted.
次の判定処理９２で、マイクロコントローラ５１は宛先
が一連の連続送信するパケットと同一であるか否かの判
定の結果を宛先判定回路５２から受は取る。同一でなけ
れば、送信を終了する。同一であれば、判定比較基準を
今回ロードされた値に置き換えて、次の判定に移る。In the next determination process 92, the microcontroller 51 receives from the destination determination circuit 52 the result of determination as to whether or not the destination is the same as a series of continuously transmitted packets. If they are not the same, the transmission ends. If they are the same, replace the judgment comparison standard with the currently loaded value and move on to the next judgment.
次の判定処理９３で、マイクロコントローラ５１は一連
の連続送信するパケットの長さが最大パケット長を越え
ていないか否かの判定の結果を最大パケット長判定回路
５３から受は取る。越えていれば、送信を終了する。越
えて無ければ、判定比較基準に今回ロードされた値を加
算して次の処理に移る。In the next determination process 93, the microcontroller 51 receives from the maximum packet length determination circuit 53 the result of determination as to whether the length of a series of consecutively transmitted packets does not exceed the maximum packet length. If it exceeds the limit, the transmission ends. If the value is not exceeded, the currently loaded value is added to the determination comparison standard and the process moves to the next step.
最後に処理９４て、判定パケットを次の送信パケットと
してＭＡ、Ｃ制御口′＃ｉ１２に与え、再度判定９０を
繰り返す。Finally, in step 94, the determination packet is given to the MA, C control port '#i12 as the next transmission packet, and determination 90 is repeated again.
また、マイクロコントローラ５１は、パケットを連続し
て送出する際、タイマ５５を用いて、ＭＡＣ制御装置１
２にダミー信号５６を与え、パケット間に一定の間隔を
設けることができる。これにより、先に示した判定処理
に要する時間やパケット受信側での処理時閉を稼ぐこと
ができる。Furthermore, when the microcontroller 51 continuously sends out packets, the microcontroller 51 uses the timer 55 to
2 can be provided with a dummy signal 56 to provide a constant interval between packets. As a result, it is possible to save time required for the above-mentioned determination processing and processing time on the packet receiving side.
次に、送信処理を第４図に示す８つの送信要求に当ては
めて説明する。図中の矩形は１つの送信要求を表してお
り、左側に宛先アドレス、右側にパケット長が示されて
いる。また、最大パケット長は４０９６バイトとする。Next, the transmission process will be explained by applying it to the eight transmission requests shown in FIG. A rectangle in the figure represents one transmission request, and the destination address is shown on the left side, and the packet length is shown on the right side. Further, the maximum packet length is assumed to be 4096 bytes.
まず、先頭の送信要求１００が送信される。この時残り
の送信要求の中から宛先が０１の要求が選択され１０２
．１０４が順に送信される。１０５は宛先が０１である
が、合計のパケット長が４３５２となり４０９６をこえ
るので送信されない。First, the first transmission request 100 is transmitted. At this time, a request with destination 01 is selected from the remaining transmission requests and 102
．． 104 are transmitted in sequence. Although the destination of packet 105 is 01, the total packet length is 4352, which exceeds 4096, so it is not sent.
これで、第１回目の一連の送信が終了する。This completes the first series of transmissions.
次の送信では、１０１が先頭の送信要求なので、同様の
手順で、１０１．１０３が送信される。In the next transmission, since 101 is the first transmission request, 101 and 103 are transmitted using the same procedure.
次の送信では、１０２はすでに送信されているので、１
０３と１０６が送信される。In the next transmission, 102 has already been sent, so 1
03 and 106 are transmitted.
最後に１０５が送信され、この送信要求はすべて処理さ
れる。Finally, 105 is sent, and this send request is all processed.
このように従来８回の送信が４回で完了することができ
、パケット交換を高速化できる。また、この時、同一の
宛先を持つパケットが１度の送信で処理されるので、多
くの送信要求のある宛先、すなわち負荷の高い宛先が優
先的に処理されることになり、負荷分配も行える。In this way, the conventional eight transmissions can be completed in four transmissions, making it possible to speed up packet exchange. Also, at this time, since packets with the same destination are processed in one transmission, destinations with many transmission requests, that is, destinations with a high load, are processed preferentially, and load distribution is also possible. .
次に第２の発明について説明する。第５図は、同一宛先
のパケットが複数個多重化されたフレームを受信する処
理を示す図である。この例では、３つのパケットｌｌ０
Ａ、ｌｌ０Ｂ、ｌｌ０Ｃが１つのフレームに多重化され
、それぞれ、宛先アドレス（ＤＡ） １１１Ａ、 Ｂ
、 Ｃ１送信元アドレス（ＳＡ） ｌ １２Ａ、
Ｂ、 Ｃ、パケット長（Ｌ Ｉ）］１３Ａ、 Ｂ、
Ｃ、データ（ＤＡＴＡ）１１４Ａ。Next, the second invention will be explained. FIG. 5 is a diagram showing a process of receiving a frame in which a plurality of packets having the same destination are multiplexed. In this example, three packets ll0
A, ll0B, and ll0C are multiplexed into one frame, and the destination address (DA) 111A, B, respectively.
, C1 source address (SA) l 12A,
B, C, packet length (L I)] 13A, B,
C, data (DATA) 114A.
Ｂ、 Ｃをもち、多重化されたパケットを先頭を示す
スタートデリミタ（ＳＤ）１１５、フレームチエツクシ
ーケンス（ＦＣＳ）１１６、末尾を示すエントデリミタ
（ＥＤ）１１７で囲まれる。The multiplexed packet is surrounded by a start delimiter (SD) 115 indicating the beginning, a frame check sequence (FCS) 116, and an end delimiter (ED) 117 indicating the end.
パケットを受信すると、ＭＡＣ＄ｌ［回路は、データ長
をマイクロコントローラ５１を通して、受信パケット長
計数回路５４に与える。受信パケット長計数回路５４は
、ＭＡＣ制御回路１２からメモリ４に転送されるデータ
を計数し、パケット受信時にＭＡＣ制御回路１２からマ
イクロコントローラ５１を経由して与えられた受信フレ
ーム内のデータ長と一致するとマイクロコントローラ５
１に結果を返す。Upon receiving a packet, the MAC$l circuit provides the data length through the microcontroller 51 to the receive packet length counting circuit 54. The reception packet length counting circuit 54 counts the data transferred from the MAC control circuit 12 to the memory 4, and matches the data length in the reception frame given from the MAC control circuit 12 via the microcontroller 51 at the time of packet reception. Then microcontroller 5
Returns the result to 1.
マイクロコントローラ５１は、パケット１１０Ａの末尾
を受信パケット長計数回路５４から通知されると、パケ
ット長１２０Ａ、データへのポインタ１２１Ａ、データ
１２２Ａを格納し、次受信要求ポインタ１２３Ａを末尾
に設定する。When the microcontroller 51 is notified of the end of the packet 110A from the reception packet length counting circuit 54, it stores the packet length 120A, the data pointer 121A, and the data 122A, and sets the next reception request pointer 123A to the end.
引き続いて、マイクロコントローラ５１は、バケツ）Ｉ
ＩＯＢの末尾を受信パケット長計数回路５４から通知さ
れ、パケット長１２０Ｂ、データへのポインタ１２１Ｂ
、データ１２２Ｂを格納し、次受信要求ポインタ１２３
Ａをバケツ）ＩＩＯＢの格納場所に設定し、次受信要求
ポインタ１２３Ｂを末尾に設定する。パケットｌｌ０ｃ
についても同様の処理を行い、パケット長１２０Ｃ、デ
ータへのポインタ１２１Ｃ、データ１２２Ｃを格納し、
次受信要求ポインタ１２３Ｃを設定する。Subsequently, the microcontroller 51 controls the bucket) I
The end of the IOB is notified from the reception packet length counting circuit 54, the packet length is 120B, and the pointer to the data is 121B.
, data 122B is stored, and the next reception request pointer 123
A is set to the storage location of bucket) IIOB, and the next reception request pointer 123B is set to the end. packet ll0c
The same process is performed for
Next reception request pointer 123C is set.
このようにすると、多重化されたパケットを受信する際
、フレーム全体を１つのバッファブロックに格納する必
要がなくなり、バッファブロックのサイズを小さくでき
バッファの使用効率がよい。In this way, when receiving multiplexed packets, it is no longer necessary to store the entire frame in one buffer block, and the size of the buffer block can be reduced, resulting in improved buffer usage efficiency.
また、従来のパケットを多重化しない場合と同様のシス
テムコンフィグレーションで実現でき汎用性の点でも有
用である。Furthermore, it can be realized with the same system configuration as the conventional case where packets are not multiplexed, and is useful in terms of versatility.
発明の詳細
な説明したように、本発明によれば、パケット交換処理
を同一宛先のパケットの多重化により高速化できる。ま
た、負荷の集中している宛先へのパケットを優先的に処
理することになり、負荷分配の点からみても効果がある
。さらに、受信側バッファのブロックサイズを拡張する
必要がないため、バッファの使用効率も良くきわめて有
用である。As described in detail, according to the present invention, packet switching processing can be sped up by multiplexing packets to the same destination. Furthermore, packets destined for destinations with concentrated loads are processed preferentially, which is also effective from the point of view of load distribution. Furthermore, since there is no need to expand the block size of the receiving side buffer, the buffer is used efficiently and is extremely useful.
第１図は本発明のパケット多重化装置の一実施例の構成
図、第２図は本発明の実施例で使用される送信要求の説
明図、第３図は本発明の実施例で使用されるパケット多
重処理手順の説明図、第４図は本発明の実施例に与えら
れる送信要求の説明図、第５図は本発明の実施例の多重
化パケットの受信手順の説明図、第６図は従来のパケッ
ト多重化装置の構成を示す図である。
２・・・システムバス、３・・・ホストコンピュータ、
４・・・メモリ、ｌＯ・・・伝送路、１１・・・伝送回
路、１２・・・ＭＡＣ制御回路、２０・・・送信可信号
、２１・・・送信信号、２２・・・受信信号、５０・・
・パケット多重化装置、５１・・・マイクロコントロー
ラ、５２・・・宛先判定回路、５３・・・最大パケット
長判定回路、５４・・・受信パケット長計数回路、５５
・・・タイマ、５６・・・ダミー信号、１１０Ａ、
Ｂ、 Ｃ・・・パケット、ＩＩＩＡ、Ｂ、Ｃ・・・宛
先アドレス、１１２Ａ、Ｂ、Ｃ・・・送信元アドレス、
１１３Ａ。
Ｂ、 Ｃ・・・パケット長、１１４Ａ、 Ｂ、
Ｃ・・・データ、 １１５・φ・スタートデリミツタ、
１１６・・・フレームチエツクシーケンス、１１７・・
・エンドデリミツタ。
代理人の氏名 弁理士 粟野重孝 はか１名第
第
図
図
送１ｇ終了
図
箔
図
送消ｔポ
爪１列
第
図
萬
図FIG. 1 is a block diagram of an embodiment of the packet multiplexing device of the present invention, FIG. 2 is an explanatory diagram of a transmission request used in the embodiment of the present invention, and FIG. FIG. 4 is an explanatory diagram of the transmission request given to the embodiment of the present invention. FIG. 5 is an explanatory diagram of the procedure for receiving multiplexed packets according to the embodiment of the present invention. 1 is a diagram showing the configuration of a conventional packet multiplexing device. 2... System bus, 3... Host computer,
4...Memory, IO...Transmission path, 11...Transmission circuit, 12...MAC control circuit, 20...Transmittable signal, 21...Transmit signal, 22...Receive signal, 50...
- Packet multiplexing device, 51... Microcontroller, 52... Destination determination circuit, 53... Maximum packet length determination circuit, 54... Received packet length counting circuit, 55
...Timer, 56...Dummy signal, 110A,
B, C... Packet, IIIA, B, C... Destination address, 112A, B, C... Source address,
113A. B, C...Packet length, 114A, B,
C...Data, 115・φ・Start delimiter,
116...Frame check sequence, 117...
・End delimiter. Name of agent: Patent attorney Shigetaka Awano, 1 person, 1st figure, 1g, final figure, foil figure, t, 1st row, 1st column, 100 figures.
Claims (3)
タ交換を行うネットワークにおいて、宛先判定回路と最
大パケット長判定回路とマイクロコントローラとを有し
、パケットを送信する際、次に送信するパケットの宛先
が、前記宛先判定回路により、現在送信しているパケッ
トの宛先と同一の宛先であり、かつ、前記最大パケット
長判定回路により、現在まで連続して送信したパケット
の長さの合計と次に送信するパケットの長さの合計が、
最大パケット長を越えないことが確認された場合に、前
記マイクロコントローラが、現在送信中のパケットに連
続して送信し、この動作をその時点での全ての送信要求
に対して行うことを特徴とするパケット多重化装置。(1) In a network in which multiple information processing devices mutually exchange data via a transmission path, the network includes a destination determination circuit, a maximum packet length determination circuit, and a microcontroller, and when transmitting a packet, the next transmission is performed. The destination determination circuit determines that the destination of the packet is the same as the destination of the currently transmitted packet, and the maximum packet length determination circuit determines that the destination is the same as the total length of the packets that have been continuously transmitted up to now. The total length of the next packet to be sent is
If it is confirmed that the maximum packet length is not exceeded, the microcontroller continuously transmits the packet currently being transmitted, and performs this operation for all transmission requests at that time. packet multiplexer.
とマイクロコントローラとを有し、パケットを送信する
際、次に送信するパケットの宛先が、前記宛先判定回路
により、現在送信しているパケットの宛先と同一の宛先
であり、かつ、前記最大パケット長判定回路により、現
在まで連続して送信したパケットの長さの合計と次に送
信するパケットの長さの合計が、最大パケット長を越え
ないことが確認された場合に、前記マイクロコントロー
ラが、前記タイマを制御して一定時間経過後に現在送信
中のパケットに連続して送信し、この動作をその時点で
の全ての送信要求に対して行うことを特徴とする特許請
求の範囲第１項記載のパケット多重化装置。(2) It has a destination determination circuit, a maximum packet length determination circuit, a timer, and a microcontroller, and when transmitting a packet, the destination determination circuit determines the destination of the next packet to be transmitted. The destination is the same as the destination, and the maximum packet length determination circuit determines that the sum of the lengths of the packets continuously transmitted up to now and the length of the next packet does not exceed the maximum packet length. If this is confirmed, the microcontroller controls the timer to continuously transmit the packet currently being transmitted after a certain period of time has elapsed, and performs this operation for all transmission requests at that time. A packet multiplexing device according to claim 1, characterized in that:
タ交換を行うネットワークにおいて、受信パケット長計
数回路とマイクロコントローラを有し、宛先アドレス、
送信元アドレス、データ長、データから構成されるパケ
ットが複数個多重化されたフレームを受信する際、前記
受信パケット長計数回路が各受信パケット中のデータ長
が示す値を計数し終る毎に、前記マイクロコントローラ
が、１つのパケットとして受信処理を行うことを特徴と
するパケット多重化装置。(3) In a network in which multiple information processing devices mutually exchange data via a transmission path, the network includes a received packet length counting circuit and a microcontroller, and the destination address,
When receiving a frame in which a plurality of packets each consisting of a source address, data length, and data are multiplexed, each time the received packet length counting circuit finishes counting the value indicated by the data length in each received packet, A packet multiplexing device characterized in that the microcontroller performs reception processing as one packet.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090102A JPH02268046A (en) | 1989-04-10 | 1989-04-10 | Packet multiplexer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090102A JPH02268046A (en) | 1989-04-10 | 1989-04-10 | Packet multiplexer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02268046A true JPH02268046A (en) | 1990-11-01 |
Family
ID=13989156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090102A Pending JPH02268046A (en) | 1989-04-10 | 1989-04-10 | Packet multiplexer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02268046A (en) |
Cited By (4)
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