JPH02259952A - Bus line system - Google Patents
Bus line systemInfo
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- JPH02259952A JPH02259952A JP1081837A JP8183789A JPH02259952A JP H02259952 A JPH02259952 A JP H02259952A JP 1081837 A JP1081837 A JP 1081837A JP 8183789 A JP8183789 A JP 8183789A JP H02259952 A JPH02259952 A JP H02259952A
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Abstract
Description
【発明の詳細な説明】
(al産業上の利用分野
この発明は、制御システムにおいて演算回路ユニットと
複数の入出力手段とを接続するパスラインシステムに関
する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention This invention relates to a pass line system for connecting an arithmetic circuit unit and a plurality of input/output means in a control system.
(b)従来の技術
CPUを含む演算回路ユニットと人出手段制御用のI/
Oボートとを搭載している従来の制御システムでは、演
算回路ユニット内に入出力制御用内のI/Oボートを設
けているために、入出力手段と演算回路ユニット間は、
ワイヤーハーネスによって一対一で接続するようにして
いる。(b) Conventional technology Arithmetic circuit unit including CPU and I/O for controlling people means
In conventional control systems equipped with an O-boat, the I/O boat for input/output control is provided within the arithmetic circuit unit, so there is no connection between the input/output means and the arithmetic circuit unit.
A one-to-one connection is made using a wiring harness.
第2図は従来のシステムのブロック図である。FIG. 2 is a block diagram of a conventional system.
図において、lは演算回路ユニットであり、このユニッ
トl内のCPUに、 RA M 3 、 ROM
4 。In the figure, l is an arithmetic circuit unit, and the CPU in this unit l has RAM 3, ROM
4.
I/Oボート5〜7.ドライバ8〜/O.アドレスバス
のデコーダー11を含んでいる。出力手段は、クラ・ノ
チやソレノイド等の出力要素11及び高圧ユニット12
等を含み、入力手段としてはセンサ13を含んでいる。I/O boat 5-7. Driver 8~/O. It includes a decoder 11 for the address bus. The output means includes an output element 11 such as a crankshaft or solenoid, and a high pressure unit 12.
etc., and includes a sensor 13 as an input means.
なお、このシステムは複写機の制御システムであり、高
圧ユニット12は感光体周囲に配置されているチャージ
ャ等を駆動するものである。Note that this system is a control system for a copying machine, and the high voltage unit 12 drives a charger and the like arranged around the photoreceptor.
同図に示すように、例えば、クラッチやソレノイドから
なる出力要素11に対しては演算回路ユニット1との接
続をワイヤーハーネス20でおこない、高圧ユニット1
2に対しては演算回路ユニット1との接続をワイヤーハ
ーネス21を使用し、入力手段のセンサ13と演算回路
ユニットlの接続にはワイヤーハーネス22を使用する
。通常、いわゆる中級機程度の今日の複写機では入出力
手段のうちの出力手段の数が約/O0〜150存在し、
入力手段の数も約/O0〜150存在するため、それら
の入出力手段は全て一対一でワイヤしかしながら、上記
のような従来のシステムでは、入出力手段が増加すると
それに比例してワイヤーハーネスの本数も増加すること
になり、配線作業が複雑になると共に、ワイヤーハーネ
スの設置スペースを確保することが困難になり、さらに
ワイヤーハーネス回路自体が複雑化し、外部からの保守
点検も困難になるなどの問題もあった。As shown in the figure, for example, an output element 11 consisting of a clutch or a solenoid is connected to the arithmetic circuit unit 1 by a wire harness 20, and the high-pressure unit 1
2, a wire harness 21 is used for connection with the arithmetic circuit unit 1, and a wire harness 22 is used for connection between the sensor 13 of the input means and the arithmetic circuit unit 1. Normally, in today's so-called intermediate-level copying machines, the number of output means among the input and output means is about /O0~150.
Since the number of input means is about 0 to 150, all of those input/output means are wired one-to-one. However, in the conventional system as described above, as the number of input/output means increases, the number of wire harnesses increases proportionally. This increases the complexity of wiring work, makes it difficult to secure installation space for the wiring harness, and furthermore, the wiring harness circuit itself becomes complicated, making maintenance and inspection from the outside difficult. There was also.
この発明の目的は、ワイヤーハーネス回路をパスライン
で構成することにより、上記の問題を解決することので
きるパスラインシステムを提供するにある。An object of the present invention is to provide a pass line system that can solve the above problems by configuring a wire harness circuit with pass lines.
(d)課題を解決するための手段
この発明は、複数の各入出力手段近傍に拡張用I/Oポ
ートを分散配置し、これらのI/Oボートと演算回路ユ
ニット内のI/Oボートとをバスラインハーネスにより
接続したことを特徴としている。(d) Means for Solving the Problems This invention distributes expansion I/O ports near each of a plurality of input/output means, and connects these I/O ports with the I/O boats in the arithmetic circuit unit. It is characterized by being connected by a bus line harness.
(e)作用
この発明では、各入出力手段近傍に拡張用■/Oポート
を分散配置し、それらの拡張用I/Oボートと演算回路
ユニット内のI/Oボートとをバスラインハーネスによ
り接続する構成にしているので、入出力手段の数に無関
係に演算回路ユニットから出るバスラインハーネスの本
数は変わらない。すなわち、演算回路ユニットと各入出
力手段とのデータの受は渡しは演算回路ユニットからの
アドレス方式によって行われることになる。(e) Effect In this invention, expansion I/O ports are distributed near each input/output means, and these expansion I/O ports and the I/O boat in the arithmetic circuit unit are connected by a bus line harness. Since the configuration is such that the number of bus line harnesses coming out from the arithmetic circuit unit does not change regardless of the number of input/output means. That is, data is received and transferred between the arithmetic circuit unit and each input/output means using an addressing method from the arithmetic circuit unit.
(f)実施例
第1図はこの発明のパスラインシステムを適応した制御
シテスムのブロック図である。(f) Embodiment FIG. 1 is a block diagram of a control system to which the pass line system of the present invention is applied.
演算回路ユニット1は、CPU2.RAM3゜ROM4
及びll/Oボート30を含む。ユニット内の内部バス
はアドレスバス(ADR3)、データーバス(DATA
)、コントロールバス(CNT)からなり、コントロー
ルバスCNTはデコーダー33によってI/Oボート向
けとメモリー向けに振り分けられる。なお、本実施例で
は演算回路ユニッ)1を一枚の基板で構成しているが、
複数のCPU等を使用するシステムでは、この演算回路
ユニフトを複数の基板で構成することも可能である。一
般に、演算回路ユニット内のCPU2のスピードはパル
ス幅として/O00nsecから/O0nsecのパル
スを使用する程度であり、CPU2から直接出力される
ADR3,DATA上に、のるパルスも同じ程度の/O
00nsecから/O0nsecのパルス幅となる。I
/Oボート30は、上記の程度の信号スピードを低下さ
せる役目を持つ。すなりち、本実施例ではI/Oボート
30からバスラインハーネス31を外部に引き出してい
るために、上記のスピードの信号パルスをそのままこの
バスラインハーネス上にのせることはパルス技術的に殆
ど不可能に近い。そこでこのI/Oボート30によって
上記のスピードの信号パルスを低スピードのパルスに変
換し、バスラインハーネス31上にのせるようにしてい
る前記バスラインハーネス31は、6本のADRSパス
ライン(AO−A5)と、−本のDATAパスライン(
DO)と、3本のCNTパスライン(IORD、l0W
R,RES)と4本のPWR(電源)パスラインとで構
成されている。このうちADRSパスラインは、バスラ
インハーネス31に接続される拡張用I/Oボートとそ
のポートに接続される入出力手段のアドレスデーターを
流し、DATAパスラインはイネーブル状態にされてい
る拡張用I/Oボートとの間で受は渡しするデーターを
流す。また、CN Tパスラインはイネーブル状態にさ
れた拡張用I/Oボートに対してシステムリセット信号
を出したり、I/Oボートの入出力モードを決めるデー
ターを流す。これらのパスラインの本数については入出
力手段の数等によって決められる。The arithmetic circuit unit 1 includes a CPU 2. RAM3゜ROM4
and ll/o boat 30. The internal buses within the unit are an address bus (ADR3) and a data bus (DATA).
), and a control bus (CNT), which is divided by a decoder 33 into I/O boats and memory. Note that in this embodiment, the arithmetic circuit unit 1 is composed of a single board;
In a system using a plurality of CPUs, the arithmetic circuit unit can be configured with a plurality of boards. In general, the speed of the CPU2 in the arithmetic circuit unit is such that a pulse width of /O00nsec to /O0nsec is used, and the pulses on ADR3 and DATA directly output from the CPU2 are also of the same degree of /O0nsec.
The pulse width is from 00nsec to /O0nsec. I
The /O boat 30 serves to reduce the signal speed to the extent described above. In other words, in this embodiment, since the bus line harness 31 is pulled out from the I/O boat 30, it is almost impossible from a pulse technology to place the signal pulse of the above speed directly on this bus line harness. Almost impossible. Therefore, the I/O boat 30 converts the above speed signal pulses into low speed pulses and places them on the bus line harness 31.The bus line harness 31 has six ADRS pass lines (AO -A5) and the -DATA pass line (
DO) and three CNT pass lines (IORD, l0W
R, RES) and four PWR (power supply) pass lines. Among these, the ADRS pass line carries the address data of the expansion I/O port connected to the bus line harness 31 and the input/output means connected to the port, and the DATA pass line carries the expansion I/O port that is enabled. /The receiver transmits data to and from the O boat. Further, the CNT path line issues a system reset signal to the enabled expansion I/O boat, and sends data that determines the input/output mode of the I/O boat. The number of these pass lines is determined by the number of input/output means, etc.
前記、バスラインハーネス31には、複数の拡張用I/
Oボート5〜7がすべて並列に接続され、各拡張用I/
Oポートには、第2図の従来のシステムと同様に、出力
要素11.入力手段であるセンサ13.高圧ユニット1
2等が接続される。The bus line harness 31 includes a plurality of expansion I/Os.
All O boats 5 to 7 are connected in parallel, and each expansion I/
The O port has an output element 11. similar to the conventional system of FIG. Sensor 13, which is an input means. High pressure unit 1
2nd class is connected.
そして、各拡張用I/Oボート5〜7はそれらの入出力
手段の近傍1に分散配置される。The expansion I/O boats 5 to 7 are distributed in the vicinity 1 of these input/output means.
前記各拡張用I/Oボート5〜7は、その拡張用I/O
ポートがボート5のように入出力手段として出力手段(
出力要素)のみが接続されるものであれば、特定の出力
手段を選択するためのデコーダー回路と、出力手段をO
NにするのかOFFにするのか送られてきたDATAバ
スラインハーネスの信号を記憶するラッチ手段と、ラッ
チ出力を負荷となる出力手段に対して送るドライバー回
路とを備えている。また、拡張用I/Oボートがボート
6のように人力手段(センサ13)のみが接続されてい
るものであれば、そのボートは入力手段を選択するため
の入力チャンネルセレクター回路と、選択された入力手
段の状態をバスラインハーネス31のDATAパスライ
ンに送るためのドライバー回路とを備えている。なお、
このドライバー回路は、出力モードが“L”、“H”、
ハイインピーダンスの3つのモードのいずれかに設定さ
れるICを使用し、他の出力ドライバーとデータが競合
するのを防止している。Each of the expansion I/O boats 5 to 7 has its expansion I/O
The port serves as an input/output means like boat 5 (
If only an output element (output element) is connected, a decoder circuit for selecting a specific output means and a decoder circuit for selecting a specific output means and
It is provided with a latch means for storing the signal of the DATA bus line harness sent to it, whether it is to be turned on or off, and a driver circuit for sending the latch output to the output means serving as a load. In addition, if the expansion I/O boat is connected only to human power means (sensor 13) like boat 6, that boat has an input channel selector circuit for selecting the input means and a selected input channel. A driver circuit for sending the state of the input means to the DATA pass line of the bus line harness 31 is provided. In addition,
This driver circuit has output modes “L”, “H”,
It uses an IC that is set to one of three high-impedance modes to prevent data conflicts with other output drivers.
なお、第1図において32は電源ユニットであり、演算
回路ユニット1に対して必要な電圧を供給する。In addition, in FIG. 1, 32 is a power supply unit, which supplies necessary voltage to the arithmetic circuit unit 1.
上記の構成において、演算回路ユニット1と複数の各拡
張用I/Oボート5〜7とは一つのバスラインハーネス
31によって接続されるだけであって、そのバスライン
ハーネス31の各パスラインの本数は拡張用I/Oポー
トの数に無関係に固定された数である。したがって、演
算回路ユニット1内のI/Oボート30のパスラインド
ライブ能力が充分にあればバスラインハーネス31には
拡張用I/Oボートをいくつでも並列に接続できるよう
になる。このようにすると、バスラインハーネス31の
本数は/O本程度と非常に少ないもので済み、従来のよ
うな/O0〜200本のワイヤーハーネスを使用する必
要が全くなくなる。In the above configuration, the arithmetic circuit unit 1 and each of the plurality of expansion I/O boats 5 to 7 are connected by only one bus line harness 31, and the number of each pass line of the bus line harness 31 is is a fixed number regardless of the number of expansion I/O ports. Therefore, if the I/O boat 30 in the arithmetic circuit unit 1 has sufficient pass line drive capability, any number of expansion I/O boats can be connected in parallel to the bus line harness 31. In this way, the number of bus line harnesses 31 can be as small as about /O, and there is no need to use wire harnesses of /O0 to 200 as in the prior art.
(g)発明の効果
以上のようにこの発明によれば、演算回路ユニットと各
入出力手段との間のワイヤーハーネス構造をバスライン
ハーネスを使用したものにすることによって、演算回路
ユニットから出るハーネス本数を非常に少なく出来、配
線作業は極めて簡単になり、ハーネスの設置スペースも
非常に少なくなり、保守や点検作業等も非常に容易にな
る利点がある。(g) Effects of the Invention As described above, according to the present invention, the wire harness structure between the arithmetic circuit unit and each input/output means uses a bus line harness, so that the harness coming out from the arithmetic circuit unit This has the advantage that the number of wires can be extremely reduced, wiring work is extremely simple, the installation space for the harness is also extremely small, and maintenance and inspection work are also extremely easy.
第1図はこの発明の実施例のブロック図を示し、第2図
は従来の制御システムのブロック図を示している。
1−演算回路ユニット、
31−バスラインハーネス、
5〜7−拡張用I/Oポート。FIG. 1 shows a block diagram of an embodiment of the present invention, and FIG. 2 shows a block diagram of a conventional control system. 1-Arithmetic circuit unit, 31-Bus line harness, 5-7-I/O port for expansion.
Claims (1)
分散配置し、これらのI/Oポートと演算回路ユニット
内のI/Oポートとをバスラインハーネスにより接続し
たことを特徴とする、バスラインシステム。(1) Expansion I/O ports are distributed near each of the plurality of input/output means, and these I/O ports and the I/O ports in the arithmetic circuit unit are connected by a bus line harness. bus line system.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1081837A JPH02259952A (en) | 1989-03-31 | 1989-03-31 | Bus line system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1081837A JPH02259952A (en) | 1989-03-31 | 1989-03-31 | Bus line system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02259952A true JPH02259952A (en) | 1990-10-22 |
Family
ID=13757583
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1081837A Pending JPH02259952A (en) | 1989-03-31 | 1989-03-31 | Bus line system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02259952A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7437592B2 (en) | 2002-10-18 | 2008-10-14 | Sony Corporation | Information processing device using variable operation frequency |
-
1989
- 1989-03-31 JP JP1081837A patent/JPH02259952A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7437592B2 (en) | 2002-10-18 | 2008-10-14 | Sony Corporation | Information processing device using variable operation frequency |
US7793134B2 (en) | 2002-10-18 | 2010-09-07 | Sony Corporation | Information processing apparatus working at variable operating frequency |
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