JPH02257235A - キャッシュメモリを関連する主メモリから選択的にローディングする装置及び方法 - Google Patents

キャッシュメモリを関連する主メモリから選択的にローディングする装置及び方法

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JPH02257235A
JPH02257235A JP1278321A JP27832189A JPH02257235A JP H02257235 A JPH02257235 A JP H02257235A JP 1278321 A JP1278321 A JP 1278321A JP 27832189 A JP27832189 A JP 27832189A JP H02257235 A JPH02257235 A JP H02257235A
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の分野） 本発明は高速コンピュータプロセッサに関し、特に、キ
ャッシュデータ命令記憶装置を有するコンピュータプロ
セッサに関する。
（発明の背景） 高効率を提供するキャッシュ充填方法のパラメータを選
択するには、キャッシュのアクセスパターンを知ること
が必要である。
長キャッシュ充填は実際のバスの帯域幅が実際の大きさ
が増大するにしたがって理論ピークに向かうという利点
を有している。しかしながら、実際の大きさが一度バス
の帯域幅を越えると、その読み取りを満足するには、多
重バスサイクルが必要であり、従って、キャッシュミス
の傾向が増大する可能性がある。
もしもメモリ内で連続する１つ以上のデータ構造にわた
って符号（例えば、最も直接的に「ベクトル」化コンパ
イラ及びベクトルハードウェアから利益を得る種類の符
号）が順次長掃引をする場合、−船釣には、長キャッシ
ュ充填が望ましい。
データ基準の流れが極めて大である場所とは、長キャッ
シュ充填中に読み取られる付属データの実際に使用され
る確率が同程度に高いということを意味する。最後に、
この「ベクトル」の利用の成果はしばしばメモリの帯域
幅の直接関数であるので、改良になるバスの利用は利用
速度の増加となる。
データの基準の流れがさらに不規則である場合、長キャ
ッシュ充填は実際には成果を下げる可能性がある。これ
には少なくとも２つの理由がある。
付属のデータが使用される確率はより低いので、長キャ
ッシュ充填を完了するに必要なより多くのバスサイクル
が実際にはメモリの平均ロードの潜在性を増加するに到
る可能性がある。より多くの充填サイズは置換可能なキ
ャッシュラインの数を減少もし、それ故、これらのライ
ンを使用する場合におけるスラッシングを増加すること
によって成果を損なう可能性がある。換言すれば、その
ことにより、１つのキャッシュに情報を与える方法が失
敗する可能性が増大するので、近い将来にヒツトとなっ
ているであろうなんらかの他のラインの内容をキャッシ
ュから我々は削除する。この様な挙動が特に深刻になる
と、この挙動は［キャッシュにおけるスラッシング」と
呼ばれる。
従って、良好な挙動の「ベクトル」の利用のかなり予測
可能な要求及びさらに−船釣な計算の無秩序な要求に対
応するシステムを提供する場合に競合が存在する。
（発明の要約） 本発明によれば、関連するプロセッサにより要求される
データの大きさ及びアドレスの整合に従って選ばれる１
６バイトと６４バイトの２つの別々のキャッシュ充填シ
ーケンスが提供される。キャツシュヒツトが存在する場
合、データは主メモリからは転送されない、キャッシュ
ミスが存在する場合、そして、カット語が要求されない
かまたはカット語が６４バイトの倍数に調整されていな
い場合には１６バイトの短いブロックが主メモリから転
送される。もしもキャッシュミスがあって、カット語が
要求される場合は６４バイトの長いブロックが主メモリ
からキャッシュに転送される。
この記載では、カット語は８バイトである。
キャッシュ管理の機構を簡単に保つためはキャッシュラ
インは、１９８８年１０月７日に出願され、そして、言
及により本願明細書に組み込まれた［メンラド　アンド
　アパレイタス　フォーコンカラント　ディスパッチ　
オプ　インストラクションズ　ツー　マルチプル　ファ
ンクショナル　ユニッツ（ＭＥＴＨＯＤ　　ＡＮＤ　　
ＡＰＰＡＲＡＴＬＩＳ　　ＦＯＲＣ０ＮＣＵＲＲＥＮＴ
　　ＤＩＳＰＡＴＣＨＯＦ　　ｌＮ５ＴＲＵＣＴＩＯＮ
Ｓ　　Ｔｏ　　ＭＵＬＴＩＰＬＥ　　ＦＵＮＣＴＩＯＮ
ＡＬ　　ＵＮＩＴＳ）Ｊなる名称のアボル（ＡＰＯＬＬ
）−１０５ＸＸに定義されているように、キャッシュラ
インはアーキテクチャのすべての他の面と同一の本来の
（または他の）ワードの整合方法を支持しなければなら
ない。
オプコード空間は貴重な商品であるという事実、及び、
コンパイラ又はアセンブリ言語のプログラマに対して可
変の長さのキャッシュ充填機構の存在をまったく明らか
にしたいという要望を認識することにより、本発明の方
法及び装置はキャッシュミスが生じた場合に適切な充填
の大きさを選択する。
本発明のこれら及び他の特徴は図面とともに以下の詳細
な説明を読むことによりより良く理解される。
（実施例） 第１図のフローチャート５０で示した第２図の１実施例
１００の動作によれば、プロセッサ１０２がデータの読
取り又は書き取りをキャッシュ１０４の中へ要求する（
５２）と、ベクトル基準検出論理回路１０６は種類１０
６Ｍ例えば読取り、書き込み、ノーオペレーション）及
びデータの大きさ１０８の信号に応答し、４バイト又は
８バイトのどちらのトランザクションがプロセッサ１０
２により要°求されているかどうかを示す（５４）。
もしも積極的なタグ比較論理回路１１０により提供され
るキャツシュヒツト（５６，６８）により示されるよう
にデータがキャッシュ１０４内に存在する場合、プロセ
ッサ１０２とキャッシュ１０４との間のトランザクショ
ンは主メモリ１２０からのデータ転送なしに進行する（
６０．６２）。
プロセッサ１０２により要求されたデータのタグがタグ
比較論理回路１１０により発見されない場合（５６，５
８）、そして、プロセッサ１１２により要求されたデー
タの大きさが４バイトの場合、１６バイトのブロックが
主メモリ１２０からデータキャッシュ１０４にロードさ
れる。
もしもプロセッサ１０２により要求されたブタがタグ比
較論理回路１１０により示されたようにデータキャッシ
ュ１０４に存在しない場合、ベクトル基準検出論理回路
１０６は要求されたブタのアドレス１１２が６４バイト
に整合されているかどうか（６４バイトの整数倍に整合
されているかどうか）を判別し、６４バイトのデータが
主メモリ１２０からデータキャッシュ１０４に転送され
る。レジスタ１１１．１１３．１１５及び１１７は命令
、アドレス及びデータ信号を一時的に記憶する。
本発明による上述のシステム横道及びプロセスの２つの
特性はユニの理由で特に重要である。第１に、構造は［
アドレス形成シーケンシングユニット及び実行ユニット
」を組み込んでいるものとみることができる。この構造
及び実行ユニットにおいて整数動作及び浮動小数点動作
の両方が利用可能であるということは、ベクトル基（ｖ
ｅｃｔｏｒ　　ｐｒｉｍｉｔｉｖｅｓ）を分解する明白
な方法が存在するということを意味する。この方法はデ
ータが処理される形式とは無関係に動作する。
第２に、本構造は偶数対又は奇数対の浮動小数点レジス
タに対し及びこの浮動小数点レジスタから選択的に８バ
イトの転送を行う、上述のように、ベクトルループは、
単一サイクルで２つの４バイトデータ（２つの単一の精
密浮動小数点値又は２つの長ワード整数）を移動するた
めにこれらの８バイトのロード及び記憶部を用いてメモ
リからオペランドが利用可能とすることができる速度及
びこのメモリに戻された結果により制限される傾向があ
るので、４バイトのオブジェクトのベクトルで動作する
ループの効率に大きな相違が生じる。
従って、本発明によるシステム構造では、８バイトのロ
ードと記憶部に関して任意の「ベクトル状の」ループも
形成される可能性は非常に大きい。
最後に、−船釣には、長キャッシュ充填シーケンスから
利益を受けるのはベクトルルーズのみであり、そして、
これらのループすべての大部分は上昇の順にメモリを処
理するので、長キャッシュラインの始めに対応するアド
レスにキャッシュミスが生じたときにのみこの長充填の
可能性を本発明者は認識したく望んでいた。これにより
、さらに−船釣な符号での長充填の過度の偽りの開始が
避けられ、一方、まさに長充填がもつとも役立つ条件下
でこの長充填が可能となる。
従って、長ライン（６４バイト）の境界から８バイトの
ロードを実行しているときに発生するキャッシュミスに
対して長充填を行う本発明は単一長のキャッシュ充填に
対しかなりの改良を与えるものである。
本発明の範囲はさらに順次下降の場所へのベクトルのア
クセスを支持する構成を有している。これは最初の８バ
イト又は６４バイトラインの８バイトからの８バイトの
ロードでキャッシュミスの期間に長充填を可能にするこ
とによってなされる。
関連するバス構造及び方法の詳細は１９８８年１０月２
５日に出願され、そして、言及により本明細書に組み込
まれた［ア　クワ−ジー　フェアアービトレーション　
スキーム　ウィズ　デフォルト　オーナー　スピードア
ップ（Ａ　　ＱＵＡＳＩ−ＦＡＩＲＡＲＢＩＴＲＡＴＩ
ＯＮ　　ＳＣＨＥＭＥ　　ＷＩＴＨＤＥＦＯＲＴ　　０
ＷＮＥＲ３ＰＥＥＤＵＰ）Ｊなる名称のアボル（ＡＰＯ
ＬＬ）−１１２ＸＸで与えられる。関連するタグ構造及
び方法の詳細は本願と同時に出願され、そして、また言
及により本願明細書に組み込まれた「デユープリケード
　タグ　ストア　バージ　キュー（ＤＵＰＬＩＣＡＴＥ
　　ＴＡＧ　　５ＴＯＲＥＰＵＲＧＥ　　ＱＵＥＵＥ）
Ｊなる名称のアボル（ＡＰＯＬＬ）−１１５ＸＸで与え
られる。更に、上記の発明の変形例及び置換例は本発明
の範囲内にある。
【図面の簡単な説明】
第１図は本発明の１実施例の動作を示すフロチャートで
あり、 第２図は第１図フローチャートにより動作可能な本発明
の１実施例のブロック線図である。 手続補正書彷式）

Claims (1)

  1. 【特許請求の範囲】 （１）キャッシュメモリ内に主メモリから可変のデータ
    長を選択的に受け入れて記憶する方法において、 徴候と少なくとも第１と第２の長さを有するキャッシュ
    メモリデータとプロセッサの間でデータの転送を要求し
    、 転送されるべきデータに対応する前記徴候が前記キャッ
    シュメモリ内におけるデータの存在を示すかどうかを判
    別し、 前記データが前記キャッシュメモリ内に存在しない場合
    に、アドレス転送データが与えられた長さの境界に整合
    されているかどうかを判別し、前記データの整合の判別
    に応答して第３と第４の長さの一方を前記キャッシュメ
    モリに前記主メモリから選択的に転送し、 前記第２の長さは前記第１の長さより大であり、前記第
    ４の長さは前記第３の長さより大であり、前記第３の長
    さは前記第２の長さのより大きな倍数であり、及び、 前記データの前記第４の長さは、前記第２の長さが要求
    された場合に転送され、そして、前記第４の長さの初め
    に整合されていることを特徴とするデータ記憶方法。 （２）前記第１と第２の長さは、それぞれ、４以下のバ
    イト及び８バイトであり、及び、 前記第３と第４の長さはそれぞれ１６バイトと６４バイ
    トであることを特徴とする請求項（１）記載のデータ記
    録方法。 （３）前記徴候はタグの徴候を有していることを特徴と
    する請求項（１）記載のデータ記録方法。 （４）前記データの転送は前記プロセッサから前記キャ
    ッシュメモリ内へのデータ書き込みを有することを特徴
    とする請求項（１）記載のデータ記録方法。 （５）前記データの第１の長さが要求されて前記キャッ
    シュメモリに存在しない場合に、前記第３の長さのデー
    タを前記主メモリから転送する段階をさらに有すること
    を特徴とする請求項（１）記載のデータ記録方法。 （６）前記第１と第２のデータの長さの一方について前
    記キャッシュメモリに対して選択された長さのデータの
    転送を要求するコンピュータ手段、前記キャッシュメモ
    リ内における前記データの存在を決定する手段、 前記コンピュータ手段により要求されたキャッシュデー
    タのアドレスの整合を決定する手段、前記コンピュータ
    手段により要求されたデータが前記キャッシュメモリ内
    に存在しないということを前記決定する手段が示す場合
    に、第３と第４の長さのうちの一方を持つデータを関連
    する主メモリから前記キャッシュに選択的に転送する手
    段を有し、 前記第２の長さは前記第１の長さより大であり、前記第
    ４の長さは前記第３の長さより大であり、前記第３の長
    さは前記第２の長さのより大きな倍数であり、 前記第４の長さのデータは、前記第２の長さが要求され
    て前記キャッシュメモリ内に存在しない場合に選択的に
    転送されて当然整合されることを特徴とするキャッシュ
    メモリに対して関連する主メモリから選択的にローデン
    ィグを行う装置。 （１）前記第１、第２、第３及び第４の長さはそれぞれ
    ４、８、１６、６４バイトであり、前記当然の整列は６
    ４の正倍数のデータアドレスを有することを特徴とする
    請求項６記載のキャッシュメモリに対して関連する主メ
    モリから選択的にローデンィグを行う装置。
JP27832189A 1988-10-28 1989-10-25 キャッシュメモリを関連する主メモリから選択的にローディングする装置及び方法 Expired - Lifetime JP3155978B2 (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005536798A (ja) * 2002-08-23 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ メモリバスのプロトコル特性に適合するプロセッサのプリフェッチ

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0389175A3 (en) * 1989-03-15 1992-11-19 Fujitsu Limited Data prefetch system
US5235692A (en) * 1990-08-31 1993-08-10 International Business Machines Corporation Disk rotational position controls for channel operations in a cached peripheral subsystem
US5386526A (en) * 1991-10-18 1995-01-31 Sun Microsystems, Inc. Cache memory controller and method for reducing CPU idle time by fetching data during a cache fill
US5787475A (en) * 1992-07-21 1998-07-28 Digital Equipment Corporation Controlled prefetching of data requested by a peripheral
US5396608A (en) * 1993-06-28 1995-03-07 Analog Devices, Inc. Method and apparatus for accessing variable length words in a memory array
JPH07114469A (ja) * 1993-10-18 1995-05-02 Mitsubishi Electric Corp データ処理装置
US6003120A (en) * 1993-12-30 1999-12-14 Intel Corporation Method and apparatus for performing variable length processor write cycles
US6076150A (en) * 1995-08-10 2000-06-13 Lsi Logic Corporation Cache controller with improved instruction and data forwarding during refill operation
US5675773A (en) * 1995-12-21 1997-10-07 Cirrus Logic, Inc. Graphics display system with a low level hardware dependent graphics library
US5802569A (en) * 1996-04-22 1998-09-01 International Business Machines Corp. Computer system having cache prefetching amount based on CPU request types
US6349364B1 (en) * 1998-03-20 2002-02-19 Matsushita Electric Industrial Co., Ltd. Cache memory system with variable block-size mechanism
US6701424B1 (en) 2000-04-07 2004-03-02 Nintendo Co., Ltd. Method and apparatus for efficient loading and storing of vectors
US6822655B1 (en) * 2000-07-20 2004-11-23 International Business Machines Corporation Method and apparatus for caching variable size patterns into fixed size slots
WO2004061675A1 (en) * 2002-12-17 2004-07-22 International Business Machines Corporation Selectively changeable line width memory
US7406579B2 (en) * 2002-12-17 2008-07-29 International Business Machines Corporation Selectively changeable line width memory
JP3855270B2 (ja) * 2003-05-29 2006-12-06 ソニー株式会社 アンテナ実装方法
US7257691B2 (en) * 2003-09-26 2007-08-14 International Business Machines Corporation Writing and reading of data in probe-based data storage devices
US8250303B2 (en) * 2009-09-30 2012-08-21 International Business Machines Corporation Adaptive linesize in a cache

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5263038A (en) * 1975-10-01 1977-05-25 Hitachi Ltd Data processing device
US4189770A (en) * 1978-03-16 1980-02-19 International Business Machines Corporation Cache bypass control for operand fetches
US4315312A (en) * 1979-12-19 1982-02-09 Ncr Corporation Cache memory having a variable data block size
US4503501A (en) * 1981-11-27 1985-03-05 Storage Technology Corporation Adaptive domain partitioning of cache memory space
US4780808A (en) * 1981-11-27 1988-10-25 Storage Technology Corporation Control of cache buffer for memory subsystem
JPS58147879A (ja) * 1982-02-26 1983-09-02 Toshiba Corp キヤツシユメモリ制御方式
US4603380A (en) * 1983-07-01 1986-07-29 International Business Machines Corporation DASD cache block staging
US4586130A (en) * 1983-10-03 1986-04-29 Digital Equipment Corporation Central processing unit for a digital computer
JPS63220342A (ja) * 1987-03-10 1988-09-13 Fujitsu Ltd ブロツクアクセス方式

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005536798A (ja) * 2002-08-23 2005-12-02 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ メモリバスのプロトコル特性に適合するプロセッサのプリフェッチ

Also Published As

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EP0366325A2 (en) 1990-05-02
EP0366325A3 (en) 1991-09-11
US4994962A (en) 1991-02-19

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