JPH02249070A - Delay simulator - Google Patents
Delay simulatorInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理回路の機能検証に関し、特にタイミング
検証に用いる遅延シミュレータに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to functional verification of logic circuits, and particularly to a delay simulator used for timing verification.
従来この種の遅延シミュレータは、プリミティブ素子へ
の入力波形のなまりに関して、■ なまりがないとみな
す（ステップ関数的）■ 全素子に一律のなまりを与え
る
■ 前段プリミティブ素子から見た負荷がら求められる
ＯＲの時定数で与える
等の方法が採用されていた。また、従来の遅延シミュレ
ータでは、プリミティブ素子に対して論理動作記述が必
要であった。そのため、論理動作記述が定義可能で、ピ
ンに遅延情報を定義できる素子はプリミティブ素子とみ
なせる。Conventionally, this type of delay simulator has been used to: ■ Assume that there is no rounding (step function type) ■ Give uniform rounding to all elements ■ OR that is determined from the load seen from the preceding primitive element Methods such as giving the time constant of Furthermore, conventional delay simulators require logical behavior descriptions for primitive elements. Therefore, an element for which a logical behavior description can be defined and for which delay information can be defined for a pin can be considered a primitive element.
ここで、プリミティブ素子とは、遅延解析を実施する回
路図情報の単位において最下層に位置する素子のことで
ある。例えば、第５図において、Ｅ、Ｆ、Ｇ、Ｈがプリ
ミティブ素子となる。また、遅延情報とは遅延値算出式
のパラメータを指す。Here, the primitive element is an element located at the lowest layer in the unit of circuit diagram information for performing delay analysis. For example, in FIG. 5, E, F, G, and H are primitive elements. Further, the delay information refers to the parameters of the delay value calculation formula.
例えば、２人力ＮＡＮＤゲートをプリミティブ素子とし
た場合、遅延値算出式がＴ ＝ ａ Ｘ ＋ ｂ Ｙ
＋ｃ （Ｘは負荷容量、Ｙは入力波形のなまり）で与え
られると仮定すると、ａ、ｂ、ｃが遅延値算出式のパラ
メータである。シミュレータによっては、遅延値そのも
のを与える場合もあるが、ａ＝ｂ＝０でＣが遅延値と考
えれば、遅延値算出式のパラメータとみなせる。遅延情
報の集合を遅延ライブラリと呼ぶ。For example, when a two-man NAND gate is used as a primitive element, the delay value calculation formula is T = a X + b Y
+c (X is the load capacitance and Y is the rounding of the input waveform), then a, b, and c are the parameters of the delay value calculation formula. Depending on the simulator, the delay value itself may be given, but if a=b=0 and C is considered to be a delay value, it can be regarded as a parameter of the delay value calculation formula. A collection of delay information is called a delay library.
第６図は２人力ＮＡＮＤゲートの論理動作記述の例であ
る。FIG. 6 is an example of a logical operation description of a two-manpower NAND gate.
従来の遅延シミュレータは、以下の問題点があった。 Conventional delay simulators have the following problems.
■ 入力波形のなまりが大きくなると、プリミティブ素
子に対する遅延値の精度が著しく悪化する傾向にあり、
シミュレーション全体の精度にも影響がでる。■ As the input waveform becomes more rounded, the accuracy of delay values for primitive elements tends to deteriorate significantly.
The accuracy of the overall simulation is also affected.
■ 入力値に対する出力値の関係を定義する論理動作記
述が必要で、作成工数がかかる他、複雑な機能を有する
素子では、論理動作記述の作成自体が困難になる。(2) A logical behavior description that defines the relationship between an output value and an input value is required, which requires a lot of man-hours to create, and for elements with complex functions, creating the logical behavior description itself becomes difficult.
■ 論理動作記述に基づいて、遅延情報を測定する必要
があるが、少なくとも論理動作記述の項目数だけ遅延情
報を測定する必要があり、遅延ライブラリ作成に多大の
工数を要する。■ It is necessary to measure delay information based on the logical behavior description, but it is necessary to measure delay information for at least the number of items in the logical behavior description, which requires a large amount of man-hours to create a delay library.
本発明の遅延シミュレータは、テストバタン不要のいわ
ゆるスタティックな遅延解析を実行する。The delay simulator of the present invention executes a so-called static delay analysis that does not require a test button.
遅延解析手法は、クリティカルパス解析法、セットアツ
プホールドのタイミング検証等の従来技術を利用する。The delay analysis method uses conventional techniques such as critical path analysis method and set-up hold timing verification.
本発明では、あるプリミティブ素子の遅延値を算出する
場合、前段のプリミティブ素子が出力した波形のなまり
に関する情報を記憶しておくことで、入力波形のなまり
を考慮できる。In the present invention, when calculating the delay value of a certain primitive element, by storing information regarding the rounding of the waveform output from the preceding primitive element, the rounding of the input waveform can be taken into account.
また、本発明ではプリミティブ素子に関して、■ 出力
ピン数が１、または出力ピンと双方向ピンの合計が２以
上の場合でも、全ての出力ピン及び双方向ピンが等価な
遅延情報を有するとみなせる素子
■ 入力の論理値に無関係に遅延情報が定義可能とみな
せる素子
と言った制限を設けることで、論理動作記述を不要とし
た。ただし、遅延シミュレーションの精度を向上するた
め、入力値に対して出力値が同相か反転かを定義する。In addition, in the present invention, regarding primitive elements, (1) Even if the number of output pins is 1 or the total of output pins and bidirectional pins is 2 or more, all output pins and bidirectional pins can be considered to have equivalent delay information. (2) By setting a restriction such that delay information can be defined for elements regardless of the logical value of the input, a logical behavior description is no longer necessary. However, in order to improve the accuracy of delay simulation, it is defined whether the output value is in phase or inverted with respect to the input value.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の一実施例である。プリミティブ素子
２の遅延値算出方式が
Ｔｒｉｓｅ＝Ａｒ −Ｘ＋Ｂｒ ”Ｙ＋Ｏｒ（立ち上が
り遅延）
Ｔｆ ａ １１＝Ａｆ −Ｘ＋Ｂｆ −Ｙ＋Ｃｆ（立ち
下がり遅延）
で与えられるものとし、Ａｒ、Ｂｒ、Ｏｒ、Ａｆ。FIG. 1 shows one embodiment of the present invention. It is assumed that the delay value calculation method of the primitive element 2 is given by Trise=Ar −X+Br ”Y+Or (rising delay) Tf a 11=Af −X+Bf −Y+Cf (falling delay), and Ar, Br, Or, Af.
Ｂｆ、Ｏｆは遅延情報として与えられているものとする
。Ａｒ、Ｂｒ、Ｃｒ、Ａｆ、Ｂｆ、Ｏｆは５ＰＩＣＥ等
の回路シミュレータを用いて負荷容量、入力波形のなま
りを変化させて測定した遅延値から算出可能である。こ
こで、Ｘは負荷容量値で、Ｙは入力波形のなまりである
。Ｙは例えば−定電圧に達するのに要する時間で表現す
る。It is assumed that Bf and Of are given as delay information. Ar, Br, Cr, Af, Bf, and Of can be calculated from delay values measured by changing the load capacitance and the input waveform rounding using a circuit simulator such as 5PICE. Here, X is the load capacitance value, and Y is the rounding of the input waveform. Y is expressed, for example, by the time required to reach a - constant voltage.
プリミティブ素子１が出力する波形３を第２図に示す。A waveform 3 output by the primitive element 1 is shown in FIG.
このとき、プリミティブ素子１側で出力電圧がＶＤＤの
１０％に達する時刻ＴｒｌＯと、５０％に達する時刻Ｔ
ｒ５０を記憶しておく。プリミティブ素子２の遅延値を
算出する場合、入力波形のなまりＹは、
Ｙ＝ （Ｔ ｒ ５０−Ｔ ｒ １０） ／ （０，４
ｘＶＤＤ）で与えられる。本実施例ではプリミティブ素
子２の入力波形が立ち上がりの場合を示したが、立ち下
がりの場合は、出力電圧がＶＤＤの９０％に達する時刻
Ｔｆ９０と、５０％に達する時刻Ｔｆ５０をプリミティ
ブ素子ｌ側で記憶しておくことで、同様に入力波形のな
まりを、
Ｙ＝ （Ｔｆ９０−Ｔｆ５０）／（０，４ＸＶＤＤ）で
得ることが可能である。At this time, there is a time TrlO when the output voltage reaches 10% of VDD on the primitive element 1 side, and a time T when the output voltage reaches 50%.
Remember r50. When calculating the delay value of primitive element 2, the input waveform rounding Y is as follows: Y= (Tr 50-Tr 10) / (0,4
xVDD). In this example, the case where the input waveform of the primitive element 2 is rising is shown, but in the case of falling, the time Tf90 when the output voltage reaches 90% of VDD and the time Tf50 when the output voltage reaches 50% are set on the primitive element l side. By storing this, it is possible to similarly obtain the rounding of the input waveform as follows: Y=(Tf90-Tf50)/(0,4XVDD).
第３図は、本発明におけるプリミティブ素子集合の一例
である。プリミティブ素子は以下のものから構成される
。FIG. 3 is an example of a primitive element set according to the present invention. The primitive element consists of the following:
■ インバータ（素子６）
■ ＮＡＮＤゲート（素子７，８，９）■ ＮＯＲゲー
ト （素子１０，１１．１２）■ 複合ゲート（素子１
３．１４）
■ クロックドインバータ（素子１５）■ 単方向トラ
ンスファゲート（素子１６）■ 双方向トランスファゲ
ート （素子１７）一般に、０ＭＯ８構成の論理回路で
は、全ての機能素子は上記７つのプリミティブ素子の組
み合わせで記述可能である。■ Inverter (Element 6) ■ NAND gate (Elements 7, 8, 9) ■ NOR gate (Elements 10, 11, 12) ■ Composite gate (Element 1
3.14) ■ Clocked inverter (element 15) ■ Unidirectional transfer gate (element 16) ■ Bidirectional transfer gate (element 17) In general, in a logic circuit with a 0MO8 configuration, all functional elements are connected to the above seven primitive elements. Can be described in combination.
本例において、■〜■は出力ピン数が１であるが、■は
双方向ピンを２つ有している。しかし、２つの双方向ピ
ンが等しい遅延情報を有すると考えれば、プリミティブ
素子として使用可能である。In this example, the number of output pins is one for ■ to ■, but the number of output pins for ■ is two. However, if two bidirectional pins are considered to have equal delay information, they can be used as primitive elements.
各プリミティブ素子には、トランジスタ寸法に応じてあ
らかじめ測定した遅延値算出式のパラメータを与えてお
く他に、入力値に対して出力値が反転するかの情報を与
えておく。本例では、■〜■は反転、■、■は同相であ
る。In addition to providing parameters for a delay value calculation formula measured in advance according to the transistor dimensions, each primitive element is also provided with information as to whether the output value is inverted with respect to the input value. In this example, ■ to ■ are inverted, and ■ and ■ are in phase.
第４図は、本発明におけるプリミティブ素子集合の他の
例を示している。本例では、ＦＦ等の機能もプリミティ
ブとして含まれているのが特長である。以下にプリミテ
ィブ素子集合の要素を示す。FIG. 4 shows another example of a primitive element set according to the present invention. The feature of this example is that functions such as FF are also included as primitives. The elements of the primitive element set are shown below.
■ インバータ（素子１８）
■ ＮＡＮＤゲート （素子１９，２０．２１）■ Ｎ
ＯＲゲート （素子２２，２３．２４）■ 複合ゲート
（素子２５．２６）
■ クロックドインバータ（素子２７）■ 単方向トラ
ンスファゲート（素子２８）■ 双方向トランスファゲ
ート（素子２９）■ バッファ（素子３０）
■ ＡＮＤゲート （素子３１）
（ＩＥ） ＯＲゲート（素子３２）
■ トライステートバッファ（素子３３）■ フリップ
フロップ（素子３４）
０ マルチプルフサ（素子３５）
■ レジスタ（素子３６）
［相］ ＲＯＭ／ＲＡＭ （素子３７）上記プリミティ
ブ素子において、フリップフロップ０はＱ、Ｑが同一の
遅延情報布するとみなす。■、■も同様に全ての出力ピ
ン及び双方向ピンが同じ遅延情報を持つとみなすことで
論理動作記述が不要となる。■ Inverter (element 18) ■ NAND gate (element 19, 20.21) ■ N
OR gate (Elements 22, 23, 24) ■ Composite gate (Elements 25, 26) ■ Clocked inverter (Element 27) ■ Unidirectional transfer gate (Element 28) ■ Bidirectional transfer gate (Element 29) ■ Buffer (Element 30) ) ■ AND gate (Element 31) (IE) OR gate (Element 32) ■ Tri-state buffer (Element 33) ■ Flip-flop (Element 34) 0 Multiplexer (Element 35) ■ Register (Element 36) [Phase] ROM/ RAM (Element 37) In the above primitive element, flip-flop 0 assumes that Q and Q distribute the same delay information. Similarly, (2) and (2) also eliminate the need for logical behavior descriptions by assuming that all output pins and bidirectional pins have the same delay information.
以上説明したように本発明は、
■ プリミティブ素子の遅延値算出において、前段プリ
ミティブ素子が出力する波形のなまりを入力波形のなま
りとして利用可能なため、遅延シミュレーションにおけ
る遅延値の精度が向上する
■ プリミティブ素子の論理動作記述を必要としないた
め、遅延ライブラリ作成工数が軽減される
といった効果がある。As explained above, the present invention improves the accuracy of delay values in delay simulations because: (1) In calculating the delay value of a primitive element, the roundness of the waveform output by the preceding primitive element can be used as the roundness of the input waveform. Since there is no need to describe the logical behavior of the elements, it has the effect of reducing the number of man-hours required to create a delay library.
第１図は本発明の一実施例の説明図、第２図は入力波形
のなまりを算出する方法の説明図、第３図は本発明のプ
リミティブ素子集合の一例を示す図、第４図は本発明の
プリミティブ素子集合の他一
の例を示す図、第５図は回路階層におけるプリミティブ
素子の説明図、第６図は２人力ＮＡＮＤゲートの論理動
作記述例を示す図である。
１・・・・・・前段プリミティブ素子、２・・・・・・
遅延値を算出しようとしているプリミティブ素子、３・
・・・・・プリミティブ素子１が出力する波形、４・・
・・・・プリミティブ素子２が出力する波形、５・・・
・・・プリミティブ素子の負荷容量の合計を示す仮想的
な容量シンボル、６・・・・・・インバータ、７・・・
・・・２人力ＮＡＮＤゲート、８・・・・・・３人力Ｎ
ＡＮＤゲート、９・・・・・・４人力ＮＡＮＤゲート、
１０・・・・・・２人力ＮＯＲゲート、１１・・・・・
・３人力ＮＯＲゲート、１２・・・・・４人力ＮＯＲゲ
ート、１３・・・・・・複合ゲート、１４・・・・・複
合ゲート、１５・・・・・・クロックドインバータ、１
６・・・・・・単方向トランスファゲート、１７・・・
・・・双方向トランスファゲート、１８・・・・・・イ
ンバータ、１９・・・・・・２人力ＮＡＮＤゲート、２
０・・・・・・３人力ＮＡＮＤゲート、２１・・・・・
・４人力ＮＡＮＤゲート、２２・・・・・・２人力ＮＯ
Ｒゲート、２３・・・・・・３人力ＮＯＲゲート、２４
・・・・・４人力ＮＯＲゲート、２５・・・１〇−
・・・複合ゲート、２６・・・・・・複合ゲート、２７
・・・・・・クロックドインバータ、２８・・・・・・
単方向トランスファゲート、２９・・・・・・双方向ト
ランスファゲート、３０・・・・・・バッファ、３１・
・・・・・２人力ＡＮＤゲート、３２・・・・・・２人
力ＯＲゲート、３３・・・・・・トライステートバッフ
ァ、３４・・・・・・フリップフロラフ、３５・・・・
・・マルチプレクサ、３６・・・・・・・レジスタ、３
７・・・・・・ＲＡＭ、３８・・・・・・２人力ＮＡＮ
Ｄゲート、３９・・・・・・２人力ＮＡＮＤゲートの論
理動作記述。
代理人 弁理士 内 原 晋
慴
！
閉
箭FIG. 1 is an explanatory diagram of an embodiment of the present invention, FIG. 2 is an explanatory diagram of a method for calculating the rounding of an input waveform, FIG. 3 is a diagram illustrating an example of a primitive element set of the present invention, and FIG. FIG. 5 is an explanatory diagram of primitive elements in a circuit hierarchy, and FIG. 6 is a diagram illustrating an example of logical operation description of a two-manpower NAND gate. 1...Previous stage primitive element, 2...
The primitive element whose delay value is to be calculated, 3.
...Waveform output by primitive element 1, 4...
... Waveform output by primitive element 2, 5...
...Virtual capacitance symbol indicating the total load capacitance of primitive elements, 6...Inverter, 7...
...2-man power NAND gate, 8...3 man-power N
AND gate, 9... 4-person NAND gate,
10...2-person NOR gate, 11...
・3-man powered NOR gate, 12...4-man powered NOR gate, 13...compound gate, 14...compound gate, 15...clocked inverter, 1
6...unidirectional transfer gate, 17...
...Bidirectional transfer gate, 18...Inverter, 19...2 manual NAND gate, 2
0... 3-person NAND gate, 21...
・4-person power NAND gate, 22...2-person power NO
R gate, 23... 3-man power NOR gate, 24
...4-person NOR gate, 25...10- ...compound gate, 26...compound gate, 27
...Clocked inverter, 28...
Unidirectional transfer gate, 29... Bidirectional transfer gate, 30... Buffer, 31.
...2-man-powered AND gate, 32...2-man-powered OR gate, 33...Tri-state buffer, 34...Flip flow rough, 35...
...Multiplexer, 36...Register, 3
7...RAM, 38...2-person NAN
D gate, 39... Logical operation description of two-man powered NAND gate. Agent Patent Attorney Shinki Uchihara! closing bell
Claims (2)
入力波形のなまりに依存する項が存在する場合、前段プ
リミティブ素子が出力する波形のなまりに関する情報を
あらかじめ記憶しておき、前記プリミティブ素子の遅延
値算出時に入力波形のなまりに関する情報として利用す
る機能を有することを特徴とした遅延シミュレータ(1) The formula for calculating the delay value of a primitive element is:
If there is a term that depends on the rounding of the input waveform, there is a function that stores information on the rounding of the waveform output by the preceding primitive element in advance and uses it as information on the rounding of the input waveform when calculating the delay value of the primitive element. A delay simulator characterized by having
記プリミティブ素子に持たせることで、論理動作記述を
必要としないようにした請求項１記載の遅延シミュレー
タ(2) The delay simulator according to claim 1, wherein the primitive element has a definition as to whether the output value is in phase or inverted with respect to the input value, thereby eliminating the need for a logical operation description.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071205A JPH0827810B2 (en) | 1989-03-22 | 1989-03-22 | Delay simulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1071205A JPH0827810B2 (en) | 1989-03-22 | 1989-03-22 | Delay simulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02249070A true JPH02249070A (en) | 1990-10-04 |
| JPH0827810B2 JPH0827810B2 (en) | 1996-03-21 |
Family
ID=13453945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1071205A Expired - Fee Related JPH0827810B2 (en) | 1989-03-22 | 1989-03-22 | Delay simulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0827810B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (en) * | 1994-11-02 | 1996-05-21 | Nec Corp | Logical simulation method |
-
1989
- 1989-03-22 JP JP1071205A patent/JPH0827810B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (en) * | 1994-11-02 | 1996-05-21 | Nec Corp | Logical simulation method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0827810B2 (en) | 1996-03-21 |
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