JPH02244638A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板上身ζ素子が形成された半導体
装置の製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method of manufacturing a semiconductor device in which a ζ element is formed on a semiconductor substrate.
第２図は従来の半導体装置の製造方法を示す断面図であ
り、工程順に同図（Ａ）〜ｐ）で丞す。図において、ｔ
ｌＪ １．を第一導電形の半導体基板としての低不純物
濃度の例えばＰ形のシリコン基板、！２）はシリコン基
板（１１上に選択的に形成された高不純物濃度の、第２
導電形としてのｎ形の埋込コレクタ層、（３１は埋込コ
レクタ層（２）上に形成された低不純物濃度のｎ形のエ
ピタキシャル成長層、（４）は埋込コレクタ層ｆ２）に
高不純物濃度の部分がつながるよう、エピタキシャル成
長層（３）の一部に選択的に形成されたコレクタ引出層
で、コレクタ引出層（４）が形成された所をコレクタ引
出領域、これが形成されていないエピタキシャル成長層
（３＋の所をベース領域と称し、埋込コレクタ層（２）
、エピタキシャル成長Ｑ ＋３＋が形成されていない所
を素子間分離領域と称する。（５）は素子間分離領域で
シリコン基板ｔｌＪの表面に形成されたＰ形の素子分離
用のチャネルカット層、（６）はその上に形成された素
子分離用酸化膜としての厚い第１の酸化膜、（７）はエ
ピタキシャル成長層（３］と第１の酸化膜（ｂ）上Ｉこ
形成さねた第２の酸化膜、（８１はその上に形成された
抵抗用ポリシリコン層％（９）は第２の酸化膜（７）お
よび抵抗用ポリシリコン層（８）上に形成されたレジス
ト膜、αＧはベース領域のエピタキシャル成長層（３）
に形成されたＰ形のベース層、０工はレジスト膜（９）
除去後に第２の酸化膜（７）および抵抗用ポリシリコン
層（８）上に形成された第３の酸化膜％四、ｃＬ１はそ
れぞれ５．コレクタ引出層（４）上、およびベース層σ
Ｇ上で第３の酸化膜０■Ｉご形成されたコレクタ孔、エ
ミッタ孔、αくはエミッタ孔（至）に形成されたエミッ
タ拡散用ポリジノコン層、（２）はベース層σＧのエミ
ッタ孔ａ３直下部分に高濃度ｌこ不純物を拡散して形成
されたｎ形のエミッタｉ、ａ１３はベース層ＧＯ上でエ
ミッタ孔ｌと隔離して第３の酸化膜Ｑｌ）に形成された
ベース孔、Ｑ７５はベース層αＧのベーヌ孔韓偵下部分
Ｉこ高濃度１ζ不純物を注入して形成されたＰ形のベー
ス取出層、（１８Ａ）、 （１８Ｎ、 （１８ｏ）はそ
れぞれコレクタ孔Ｏｊ底面、エミッタ拡散用ポリシリコ
ン層α否表面、ベース孔αＧ底面に形成されたシリサイ
ド膜、■はコレクタ孔（２）、ベース孔αＱを含めて第
３の酸化膜αＤおよびエミッタ拡散剤ポリシリコン層α
４上に形成さねたパッシベーション膜％（１）はコレク
タ孔Ｇ上、エミッタ拡散用ポリシリコン層αく上および
ベース孔部上でパッシベーション膜α傷を開孔してそこ
に形成された配線でシリサイド膜（１８Ａ、’）、（１
８Ｂ＞、 （１８Ｃ）に接続されている。囚１はベース
・エミッタ間領域である。FIG. 2 is a cross-sectional view showing a conventional method for manufacturing a semiconductor device, and the steps are shown in (A) to (P) in the order of steps. In the figure, t
lJ 1. For example, a P-type silicon substrate with a low impurity concentration is used as the first conductivity type semiconductor substrate! 2) is a second layer with high impurity concentration selectively formed on the silicon substrate (11).
A buried collector layer of n type as conductivity type, (31 is a low impurity concentration n type epitaxial growth layer formed on the buried collector layer (2), (4) is a buried collector layer f2) with high impurity. A collector extraction layer is selectively formed in a part of the epitaxial growth layer (3) so that the concentration portions are connected, and the area where the collector extraction layer (4) is formed is called the collector extraction region, and the epitaxial growth layer where this is not formed is called the collector extraction layer. (The 3+ region is called the base region, and the buried collector layer (2)
, where the epitaxial growth Q +3+ is not formed is called an element isolation region. (5) is a P-type element isolation channel cut layer formed on the surface of the silicon substrate tlJ in the element isolation region, and (6) is a thick first oxide film formed on it as an element isolation oxide film. oxide film, (7) is a second oxide film formed on the epitaxial growth layer (3) and the first oxide film (b), (81 is a polysilicon layer for resistance formed thereon) ( 9) is a resist film formed on the second oxide film (7) and the polysilicon layer for resistance (8), αG is the epitaxial growth layer (3) in the base region
P-type base layer formed on , 0th layer is resist film (9)
After removal, the third oxide film formed on the second oxide film (7) and the resistive polysilicon layer (8) has %4 and cL1 of 5. On the collector drawer layer (4) and on the base layer σ
The third oxide film 0■I is formed on the collector hole, emitter hole, α or emitter diffusion polydinocon layer formed on the emitter hole (to), (2) is the emitter hole a3 of the base layer σG. An n-type emitter i, a13, formed by diffusing high-concentration impurities directly below the base hole Q75, is formed in the third oxide film Ql, isolated from the emitter hole l, on the base layer GO. is a P-type base extraction layer formed by implanting high-concentration 1ζ impurities into the bottom part of the base layer αG, and (18A), (18N, and (18o) are the bottom surface of the collector hole Oj and the emitter diffusion, respectively). silicide film formed on the bottom surface of the polysilicon layer α for use, the bottom surface of the base hole αG, and the third oxide film αD and the emitter diffusion agent polysilicon layer α
The passivation film % (1) formed on the passivation film % (1) is formed by opening a hole in the passivation film α above the collector hole G, above the polysilicon layer α for emitter diffusion, and above the base hole, and forming wiring therein. Silicide film (18A,'), (1
8B>, connected to (18C). Prisoner 1 is the area between the base and emitter.
次ｉｃ、製造方法ｌζついて説明する。まず、シリコン
基板（１）に不純物を選択的ｌと拡散して埋込コレクタ
層ｆ２＞を形成した後、エピタキシャル成長層（３）を
形成する。次に、第２図（Ａ）のようにエピタキシャル
成長層（３ン上に図示しない酸化膜及び窒化膜を形成し
、これをマスクとしてシリコン基板をエツチングし酸化
することにより、第１の酸化膜（６）を形成する。続い
て、エピタキシャル成長層ｔ３＋上の窒化膜および不要
な酸化膜（共に図示せず）を除去してその表面を露出さ
せ、リンなどを選択的に注入してコレクタ引出層（４）
を形成した後、これらの上全面に第２の酸化膜（７）を
形成して、更にその上にＣＶＤ法などにより抵抗用ポリ
シリコン層（８）を堆積し、この抵抗用ポリシリコン層
（８）にホウ素イオン（Ｂ ）を注入する。次に、プレ
オン系のガスを用いた異方性エツチングにより抵抗用ポ
リシリコン層（８）を選択的ｌこ除去して同図の）のよ
うに、抵抗用ポリシリコン層（８）は素子間分離領域に
形成された抵抗となる。その後、これらの上にレジスト
膜（９）を形成し、これをマスクとして、エピタキシャ
ル層（３）のベース領域に第２の酸化膜（７）を通して
ボロンダイフロダイトイオン（ＢＦ−）を低エネルギで
注入すること１ζより、ベース層ＱＯを浅く形成する。Next, the manufacturing method lζ will be explained. First, impurities are selectively diffused into the silicon substrate (1) to form a buried collector layer f2>, and then an epitaxial growth layer (3) is formed. Next, as shown in FIG. 2(A), an oxide film and a nitride film (not shown) are formed on the epitaxial growth layer (3), and the silicon substrate is etched and oxidized using this as a mask to form the first oxide film (3). Next, the nitride film and unnecessary oxide film (both not shown) on the epitaxial growth layer t3+ are removed to expose its surface, and phosphorus or the like is selectively implanted to form the collector lead layer ( 4)
After forming, a second oxide film (7) is formed on the entire surface of these, and a resistor polysilicon layer (8) is further deposited thereon by CVD method. 8) Inject boron ions (B). Next, the resistor polysilicon layer (8) is selectively removed by anisotropic etching using a preion-based gas. This becomes a resistance formed in the isolation region. Thereafter, a resist film (9) is formed on these, and using this as a mask, boron diphrodite ions (BF-) are irradiated with low energy through the second oxide film (7) in the base region of the epitaxial layer (3). By implanting 1ζ, the base layer QO is formed shallower.
次に、レジスト膜（９）の除去後、同図Ｇ）のように、
これらの上全面に第３の酸化膜０１）を形成し、コレク
タ引出層（４）上およびベース層α０上で第２および第
３の酸化膜＋ｉ’１．（１１）を開孔してコレクタ孔０
２とエミッタ孔側を形成する。そして、これらの上全面
１ζエミッタ拡散用ポリシリコン層α４を堆積してこれ
にヒ素イオン（Ａｓ”）を注入し、エミッタ孔０３から
ベース層αＧへ拡散させてエミッタ、＠（至）を形成す
る。その後、エミッタ拡散用ポリシリコン層α壕はエミ
ッタ孔（至）およびその周辺部分を残し、他の部分はエ
ツチングｌこより選択的に除去する。続いて、ベース層
ＧＯ上で第２および第３の酸化膜（７１，Ｃ１１１全開
孔して、同図Ｏ）のようにベース孔０１Ｑを形成し、こ
こからベース層αＯヘホウ素イオン（Ｂ＋）を注入して
ベース取出層ａカを形成する。そして、コレクタ孔（２
）底面、エミッタ拡散用ポリシリコン層α４表面、ベー
ス孔αＱ底面ニシリサイト膜（１８Ａ）、 （１８Ｂ１
． （１８Ｃ）を形成してこれらの上全面にパッシベー
ション膜Ｑ’Ｊを堆積し、コレクタ孔（２）上、エミッ
タ拡散用ポリシリコン層ｏ４上、ベース孔ａＱ上でこれ
を開孔し、その上ｌとアルミニウムなどを堆積した後、
これをエツチングにより選択的に除去して配線（１）を
形成する。Next, after removing the resist film (9), as shown in Figure G),
A third oxide film 01) is formed on the entire surface of these, and second and third oxide films +i'1. (11) Drill the collector hole 0
2 and the emitter hole side is formed. Then, a polysilicon layer α4 for 1ζ emitter diffusion is deposited on the entire surface of these, and arsenic ions (As'') are implanted into this and diffused from the emitter hole 03 to the base layer αG to form an emitter @ (to). After that, the emitter diffusion polysilicon layer α trench is selectively removed by etching, leaving the emitter hole (to) and its surrounding area, and selectively removing the other parts by etching. The oxide film (71, C111) is fully opened to form a base hole 01Q as shown in FIG. Then, the collector hole (2
) bottom surface, surface of polysilicon layer α4 for emitter diffusion, bottom surface of base hole αQ nisilicite film (18A), (18B1
．． (18C) is formed, a passivation film Q'J is deposited on the entire surface of these, and holes are formed on the collector hole (2), on the emitter diffusion polysilicon layer o4, and on the base hole aQ, and then After depositing l and aluminum etc.
This is selectively removed by etching to form a wiring (1).
上記のようにして形成された半導体装図においては、半
導体素子としてエミッタ層（至）、ベース層００および
その残りの部分のエピタキシャル成長層（３）でｎ、ｐ
ｎ形のトランジスタを構ばし、それぞれエミッタ拡散用
ポリシリコンｉＱ４、ベース取出層ａカ、コレウタ引出
層（４）を通じて配線翰に接続している。In the semiconductor device diagram formed as described above, as a semiconductor element, the emitter layer (to), the base layer 00, and the epitaxial growth layer (3) of the remaining part are n, p.
N-type transistors are constructed, and each of them is connected to a wiring line through an emitter diffusion polysilicon iQ4, a base lead-out layer a, and a core lead-out layer (4).
隣接するトランジスタ間は、第】の酸化膜（６）で絶縁
すると共に、チャネルカット層＋５目ζより基板（ＩＪ
の表面にチャネルが生じて導通するのを防止している６
また、素子間分離領域に形成された抵抗用ポリシリコン
層（８）を利用することにより、トランジスタと抵抗を
組合せた回路が溝成できる。Adjacent transistors are insulated by the oxide film (6), and the substrate (IJ
Channels are formed on the surface of the material to prevent conduction6.
Further, by using the resistor polysilicon layer (8) formed in the element isolation region, a circuit combining a transistor and a resistor can be formed.
従来の半導体装置の製造は以上のようｌどして行われ、
るが、ベース取出層とエミッタ層とをつなぐベース・工
、ミッタ間領域の電気抵抗が高いため、トランジスタの
動作の高速化の障害であるという問題点があった。Conventional semiconductor device manufacturing is performed as described above.
However, there is a problem in that the electrical resistance of the region between the base and the emitter connecting the base extraction layer and the emitter layer is high, which is an obstacle to increasing the speed of the transistor operation.
この発明は上記のような問題点を解消するためｔζなさ
れたもので、ベース・エミッタ間領域の抵抗を低くする
ことのできる、半導体装置の製造方法を得ることを目的
とする。The present invention has been developed to solve the above-mentioned problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can reduce the resistance of the base-emitter region.
また、同時に、トランジスタの電流増幅率（ｈＦＥ ）
を低下させることの無い製造方法を得ることを目的とす
る。At the same time, the current amplification factor (hFE) of the transistor
The purpose is to obtain a manufacturing method that does not reduce the
この発明ｌど係る半導体装置の製造方法は、ベース層を
形成する際に注入する第１導電形の不純物イオンの注入
量を約２倍にして注入する工程を含むよう（ζしたもの
である。A method of manufacturing a semiconductor device according to the present invention includes a step of implanting impurity ions of the first conductivity type approximately twice the amount implanted when forming the base layer.
また、コレクタ孔、エミッタ孔を開孔した後に第２導電
形の不純物イオンを注入する工程を含むようにしたもの
である。The method also includes a step of implanting impurity ions of the second conductivity type after opening the collector hole and the emitter hole.
この発明における半導体装置の製造方法では、ベース層
の不純物イオン注入量を従来の２倍にすることＩこより
ベース・エミッタ間の電気抵抗が下がる。また、エミッ
タ孔直下のベース層形成時に不純物イオンを注入しすぎ
た量を相殺するだけの爪の第２導雫形の不純物イオンを
注入することにより、半導体装置の電流増幅率（ｈＦＥ
）の低下を防ぐことができる。In the method of manufacturing a semiconductor device according to the present invention, the electrical resistance between the base and emitter is reduced by doubling the amount of impurity ions implanted into the base layer compared to the conventional method. In addition, by implanting impurity ions in the form of a second dot in the shape of a nail to offset the excessive amount of impurity ions implanted when forming the base layer directly under the emitter hole, the current amplification factor (hFE) of the semiconductor device can be improved.
) can be prevented from decreasing.
以下、この発明の一実施８例を図について説明する。第
１図はこの発明の一実施例による半導体装置の製造方法
を示す断面図であり、図において、各符号は第２図の場
合と同様である。Eight embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention, and in the figure, each reference numeral is the same as in FIG. 2.
まず、従来例と同様にして第２図の）のようにレジスト
膜（９）を形成し、これをマスクとしてエピタキシャル
層（３）のベース領域に第２の酸化膜（７）を通してボ
ロンダイフロダイトイオン（ＢＦ２＋１を注入するのだ
が、この時注入量を従来の約２倍に設定する。次ｌζレ
ジスト膜（９）の除去後、図１のように、コレクタ孔（
２）とエミッタ孔（至）を形成した後、エミッタ拡散用
のポリシリコン層α滲を堆積する。その後リンイオン（
Ｐ＋）を、ベース領域形成時のボロンダイフロダイトイ
オン（ＢＦ、”）の従来の注入量と同じ量注入して、エ
ミッタ孔ａ３直下のベース領域のボロンダイフロダイト
イオン（ＢＦ、＋）にょるキャリア数を従来の量にもど
す。その後、ヒ素イオン（Ａｓ＋）を注入し、エミッタ
孔（至）からベース層αＧへ拡散させるなど第２図（Ｃ
Ｌ（Ｄ）で説明したのと同様にして半導体装置を製造す
る。First, in the same manner as in the conventional example, a resist film (9) is formed as shown in Figure 2), and using this as a mask, the second oxide film (7) is passed through the base region of the epitaxial layer (3) to form a boron die film. Daito ions (BF2+1) are implanted, and at this time the implantation amount is set to about twice that of the conventional one.Next, after removing the lζ resist film (9), as shown in Fig. 1, the collector hole (
2) After forming an emitter hole, a polysilicon layer α for emitter diffusion is deposited. Then phosphorus ion (
P+) is implanted in the same amount as the conventional implantation amount of boron diphrodite ions (BF, '') when forming the base region, and the boron diphrodite ions (BF, +) in the base region directly below the emitter hole a3 are implanted. After that, arsenic ions (As+) are implanted and diffused from the emitter hole (to) to the base layer αG, etc. as shown in Figure 2 (C).
A semiconductor device is manufactured in the same manner as described for L(D).
なお、上記実施例では、ＮＰＮ ）、ランジスタの製造
法を示したが、 ＰＮＰ ＋−ランジスタであってもよ
い。In the above embodiment, a method for manufacturing an NPN transistor is shown, but a PNP + - transistor may also be used.
以上のようＩこ、この発明によれば、ベース層を形成す
る際にボロンダイフロダイトイオン（ＢＦ、＋）の注入
量を従来の約２倍にするので、ベース・エミッタ間の電
気抵抗が小さくなる。才だ、コレクタ孔、エミッタ孔を
開孔した後に、リンイオンＣＰ＋）を前記ボロンダイフ
ロゲイトイオン（ＢＦ、＋）の従来の注入量と同程度の
量を注入するので、エミッタ孔Ｕ下のベース領域のボロ
ンダイフロゲイトイオン（ＢＦ２）によるキャリア数が
従来の値にもどり電流増幅率（ｈＦＥ）の値の低下を防
ぐことができる。As described above, according to the present invention, when forming the base layer, the amount of boron diphrodite ions (BF, becomes smaller. After drilling the collector and emitter holes, phosphorus ions (CP+) are injected in an amount comparable to the conventional implantation amount of boron diphrogate ions (BF,+), so the base below the emitter hole U is injected. The number of carriers due to boron diphrogate ions (BF2) in the region returns to the conventional value, and a decrease in the value of the current amplification factor (hFE) can be prevented.
第１図はこの発明の一実施例による半導体装置の製造方
法を示す断面図、第２図は従来の半導体装置の製造方法
を示す断面図である。
図において、（ｌ）はシリコン基板、＋２）は埋込コレ
クタ層、（３）はエピタキシャル成長層、（６）は第１
の酸化膜、（８）は抵抗用ポリシリコン層、（９）はレ
ジスト膜、σＧはベース層である。
なお、各図中、同一符号は同一または相当部分を示す。FIG. 1 is a sectional view showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a sectional view showing a conventional method for manufacturing a semiconductor device. In the figure, (l) is the silicon substrate, +2) is the buried collector layer, (3) is the epitaxial growth layer, and (6) is the first layer.
(8) is a polysilicon layer for resistance, (9) is a resist film, and σG is a base layer. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (2)
コレクタ層およびエピタキシャル成長層を形成する第１
の工程、前記エピタキシャル成長層に、素子分離領域を
形成する第２の工程、前記エピタキシャル成長層に、選
択的に第１導電形のベース層を所望の不純物濃度以上に
不純物を注入することにより形成する第３の工程、前記
半導体基板全面に酸化膜を形成し、コレクタ孔および上
記ベース層上にエミッタ孔を、前記酸化膜に開孔する第
４の工程、ベース層に第２導電形の不純物イオンを注入
し所望のベース層のキャリア濃度になるように補償した
後に、少なくともエミッタ層を形成するため第２導電形
不純物イオンを注入する第５の工程を含む半導体装置の
製造方法。(1) A first method for forming a buried collector layer and an epitaxial growth layer of a second conductivity type on a semiconductor substrate of a first conductivity type.
a second step of forming an element isolation region in the epitaxial growth layer; a second step of forming a base layer of a first conductivity type in the epitaxial growth layer by selectively implanting impurities to a desired impurity concentration or higher; Step 3: Forming an oxide film on the entire surface of the semiconductor substrate, forming an emitter hole on the collector hole and the base layer, and forming a hole in the oxide film. Step 4: Injecting impurity ions of a second conductivity type into the base layer. A method for manufacturing a semiconductor device, comprising a fifth step of implanting impurity ions of a second conductivity type to form at least an emitter layer after implanting and compensating the base layer to have a desired carrier concentration.
入量は、前記第５の工程の第２導電形の不純物イオンの
注入量の約２倍であることを特徴とする特許請求の範囲
第一項記載の半導体装置の製造方法。(2) A patent claim characterized in that the amount of impurity ions of the first conductivity type implanted in the third step is approximately twice the amount of impurity ions of the second conductivity type implanted in the fifth step. A method for manufacturing a semiconductor device according to item 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6661589A JPH02244638A (en) | 1989-03-16 | 1989-03-16 | Manufacture of semiconductor device |
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| JP6661589A JPH02244638A (en) | 1989-03-16 | 1989-03-16 | Manufacture of semiconductor device |
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| JP (1) | JPH02244638A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304262A (en) * | 1992-04-27 | 1993-11-16 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH0786294A (en) * | 1993-06-30 | 1995-03-31 | Nec Corp | Bipolar transistor |
-
1989
- 1989-03-16 JP JP6661589A patent/JPH02244638A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05304262A (en) * | 1992-04-27 | 1993-11-16 | Toshiba Corp | Semiconductor device and manufacture thereof |
| JPH0786294A (en) * | 1993-06-30 | 1995-03-31 | Nec Corp | Bipolar transistor |
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