JPH0223597A - Nonvolatile semiconductor memory - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、不揮発性半導体記憶装置に関し、例えば1
素子/1ビツト構成の電気的に書き換え可能なフローテ
ィングゲート型不揮発性記憶装置に利用して有効な技術
に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a nonvolatile semiconductor memory device, for example,
The present invention relates to a technique that is effective for use in an electrically rewritable floating gate type nonvolatile memory device having an element/1 bit configuration.
■素子/1ビット構成の書き換え可能なフローティング
ゲート型不揮発性記憶装置の消去方法に関しては、例え
ばアイニスニジシーシー 88 ダイジェスト オブ
テクニカル ペーパーズ 頁132−133(ISS
CC88Digest of Technical P
apersPP132−133)において論じられてい
るように、EPROM (イレーザブル&プログラマブ
ル・リード・オンリー・メモリ)と同様に全ビット共通
のソース線に高電圧を印加して消去を行うものである。■For information on how to erase a rewritable floating gate nonvolatile memory device with an element/1-bit configuration, see, for example, Inisni GC 88 Digest of Technical Papers, pp. 132-133 (ISS
CC88Digest of Technical P
As discussed in PP 132-133), similar to EPROM (Erasable & Programmable Read Only Memory), erasing is performed by applying a high voltage to a source line common to all bits.
そして、この消去用の高電圧は外部電源を直接印加する
ものである。This high voltage for erasing is directly applied from an external power source.
上記のフローティングゲート型不揮発性記憶装置では、
ソース線が全ビット共通であるために、消去モードとし
ては一括消去の単一モードであり部分的な消去ができな
い。また、その消去動作のときに、ソース線に外部電源
を直接印加するものであるため、ソース線の電位の立ち
上がりが急峻となり、不揮発性半導体記憶素子のフロー
ティングゲートとソースとの間の高い電界が加わること
となり、フローティングゲートとソース間の絶縁膜等を
劣化ないし破壊させる虞れがあり、情報保持動作の信頬
性に重大な悪影響を与える。In the above floating gate nonvolatile memory device,
Since the source line is common to all bits, the erasing mode is a single mode of batch erasing, and partial erasing is not possible. In addition, during the erase operation, an external power source is directly applied to the source line, so the potential of the source line rises steeply, resulting in a high electric field between the floating gate of the nonvolatile semiconductor memory element and the source. This may cause deterioration or destruction of the insulating film between the floating gate and the source, which has a serious adverse effect on the reliability of the information retention operation.
この発明の目的は、メモリアレイの部分的な消去を可能
にした不揮発性半導体記憶装置を提供することにある。An object of the present invention is to provide a nonvolatile semiconductor memory device that allows partial erasure of a memory array.
この発明の他の目的は、消去動作に伴う信頼性の低下を
防止した不揮発性半導体記憶装置を提供することにある
。Another object of the present invention is to provide a nonvolatile semiconductor memory device that prevents reliability from decreasing due to erasing operations.
この発明の前記ならびにそのほかの目的と新規な特徴は
、本明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、不揮発性半導体記憶素子のコントロールゲー
トが結合されたワード線と、上記不揮発性半導体記憶素
子のソースが結合されるソース線との間に選択的に高電
圧を作用させてフローティングゲートに蓄積された電荷
をソース線側に引き抜くようにする。また、消去を行う
不揮発性半導体記憶素子のソースが結合されるソース線
の電位を低電圧から徐々に高電圧に上昇させるランプレ
ートを持たせる。That is, a high voltage is selectively applied between the word line to which the control gate of the nonvolatile semiconductor memory element is coupled and the source line to which the source of the nonvolatile semiconductor memory element is coupled, and the voltage is accumulated in the floating gate. The accumulated charge is drawn out to the source line side. Further, a ramp rate is provided that gradually increases the potential of the source line to which the source of the nonvolatile semiconductor memory element to be erased is connected from a low voltage to a high voltage.
〔作 用]
上記した手段によれば、ソース線の分割又はワード線の
分割に応じて部分的な消去が可能となり、消去用の高電
圧としてランプレートを持たせるものであるため、フロ
ーティングゲートとソースとの間に過度の強電界が作用
するのを防止することができる。[Function] According to the above-mentioned means, partial erasing is possible by dividing the source line or word line, and since the high voltage for erasing has a ramp rate, it can be used as a floating gate. It is possible to prevent an excessively strong electric field from acting between the source and the source.
〔実施例1〕
第1図には、この発明が適用されたEEPROMのメモ
リアレイ部の一実施例の回路図が示されている。同図の
各回路素子は、特に制限されないが、公知のCMO3(
相補型MO8)集積回路の製造技術によって、1個の単
結晶シリコンのような半導体基板上において形成される
。[Embodiment 1] FIG. 1 shows a circuit diagram of an embodiment of a memory array section of an EEPROM to which the present invention is applied. Although not particularly limited, each circuit element in the figure may be a known CMO3 (
Complementary MO8) integrated circuit manufacturing techniques are formed on a single semiconductor substrate, such as single crystal silicon.
特に制限されないが、集積回路は、単結晶P型シリコン
からなる半導体基板に形成される。NチャンネルMO3
FETは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域とドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。PチャンネルMO3FETは、上記半導体基
板表面に形成されたN型つェル碩域に形成される。Although not particularly limited, the integrated circuit is formed on a semiconductor substrate made of single-crystal P-type silicon. N channel MO3
The FET has a source region, a drain region formed on the surface of the semiconductor substrate, and a gate made of polysilicon formed on the surface of the semiconductor substrate between the source region and the drain region with a thin gate insulating film interposed therebetween. Consists of electrodes. The P-channel MO3FET is formed in an N-type well region formed on the surface of the semiconductor substrate.
これによって、半導体基板は、その上に形成された複数
のNチャンネルMO3FETの共通の基板ゲートを構成
し、回路の接地電位が供給される。As a result, the semiconductor substrate constitutes a common substrate gate for a plurality of N-channel MO3FETs formed thereon, and is supplied with the ground potential of the circuit.
N型ウェル領域は、その上に形成されたPチャンネルM
OS F ETの基板ゲートを構成する。Pチャンネル
MOS F ETの基板ゲートすなわちN型ウェル領域
は、電源電圧Vccに結合される。The N-type well region has a P-channel M formed thereon.
Configures the substrate gate of the OS FET. The substrate gate of the P-channel MOS FET, ie, the N-type well region, is coupled to the power supply voltage Vcc.
あるいは、集積回路は、単結晶N型シリコンからなる半
導体基板上に形成してもよい。この場合、Nチャンネル
MO3FETと不揮発性記憶素子はP型ウェル領域に形
成され、PチャンネルMO3FETはN型基板上に形成
される。Alternatively, the integrated circuit may be formed on a semiconductor substrate made of single crystal N-type silicon. In this case, the N-channel MO3FET and the non-volatile storage element are formed in the P-type well region, and the P-channel MO3FET is formed on the N-type substrate.
特に制限されないが、この実施例のEEFROMは、外
部端子から供給されるX、Yアドレス信号AX、AYを
受けるアドレスバッファを通して形成された相補アドレ
ス信号がアドレスデコーダDCHに供給される。同図で
は、アドレスバッファとアドレスデコーダとが同じ回路
ブロックXADB−DCR,YADB−DCRとしてそ
れぞれ示されている。特に制限されないが、上記アドレ
スバッファXADB、YADBは、内部チップ選択信号
ceにより活性化され、外部端子からのアドレス信号A
X、AYを取り込み、外部端子から供給されたアドレス
信号と同相の内部アドレス信号と逆相のアドレス信号と
からなる相補アドレス信号を形成する。Although not particularly limited, in the EEFROM of this embodiment, a complementary address signal formed through an address buffer receiving X and Y address signals AX and AY supplied from external terminals is supplied to an address decoder DCH. In the figure, an address buffer and an address decoder are shown as the same circuit blocks XADB-DCR and YADB-DCR, respectively. Although not particularly limited, the address buffers XADB and YADB are activated by the internal chip selection signal ce, and are activated by the address signal A from the external terminal.
It takes in X and AY and forms a complementary address signal consisting of an internal address signal in phase with the address signal supplied from the external terminal and an address signal in opposite phase.
ロウ(X)アドレスデコーダ(X)OCRは、アドレス
バッファXADBの相補アドレス信号に従ったメモリア
レイM −A、 RYのワード線Wの選択信号を形成す
る。A row (X) address decoder (X)OCR forms a selection signal for the word line W of the memory arrays M-A and RY according to the complementary address signal of the address buffer XADB.
カラム(Y)アドレスデコーダ(Y)DCRは、アドレ
スバッファYADBの相補アドレス信号に従ったメモリ
アレイM−ARYのデ・−夕線りの選択信号を形成する
。Column (Y) address decoder (Y) DCR forms a select signal for the data line of memory array M-ARY according to the complementary address signal of address buffer YADB.
上記メモリアレイM−ARYは、コントロールゲートと
フローティングゲートを存するスタックドゲート構造の
記憶素子(不揮発性メモリ素子・−MO3FETQI
〜Q6) と、’7−1”!Wl。The memory array M-ARY has a stacked gate structure memory element (non-volatile memory element -MO3FETQI) having a control gate and a floating gate.
~Q6) and '7-1''!Wl.
W2・・・、及びデータ&51D1〜Dnとにより構成
されている。上記記憶素子は、特に制限されないが、E
FROMの記憶素子と類似の構造とされる。ただし、そ
の消去動作が後述するようにフローティングゲートとソ
ース線に結合されるソース間のトンネル現象を利用して
電気的に行われる点が、従来の紫外線を用いたEFRO
Mの消去方法と異なる。W2... and data &51D1 to Dn. The above-mentioned memory element is not particularly limited, but E
The structure is similar to that of a FROM memory element. However, as will be described later, the erase operation is performed electrically using a tunnel phenomenon between the floating gate and the source coupled to the source line, unlike conventional EFRO using ultraviolet light.
This is different from the deletion method of M.
メモリアレイM−ARYにおいて、同じ行に配置された
記憶素子Q1〜Q3 (Q4〜Q6)のコントロールゲ
ートは、それぞれ対応するワード線Wl (W2)に
接続され、同じ列に配置された記憶素子Ql、Q4〜Q
3.Q6のドレインは、それぞれ対応するデータ線D1
〜Dnに接続されている。上記記憶素子のソースは、ソ
ースIC3IなしいC3nに結合される。すなわち、こ
の実施例では、1つのメモリアレイM−ARYにおいて
、部分的な消去を可能にするために、マトリックス配置
される記憶素子が縦方向にnブロックに分割されて各ブ
ロック毎に上記代表として例示的に示されているソース
線C3I、C3nが設けられる。In the memory array M-ARY, the control gates of the storage elements Q1 to Q3 (Q4 to Q6) arranged in the same row are connected to the corresponding word line Wl (W2), and the control gates of the storage elements Q1 to Q3 (Q4 to Q6) arranged in the same column are connected to the corresponding word line Wl (W2). , Q4~Q
3. The drain of Q6 is connected to the corresponding data line D1.
~Dn. The sources of the storage elements are coupled to sources IC3I to C3n. That is, in this embodiment, in order to enable partial erasure in one memory array M-ARY, memory elements arranged in a matrix are vertically divided into n blocks, and each block is divided into n blocks as described above. Exemplary source lines C3I and C3n are provided.
上記ソース線csi〜C3nには、書き込み/読み出し
動作のときオン状態になってソースwAcs1〜C3n
に回路の接地電位を与えるNチャンネルMO3FET1
8、Q20と、消去のための高電圧vppを供給するP
チャンネルMOS F ETQ17、Q19が設けられ
る。これらのMO3FETQ17とQ18、及びQ19
とQ20等は、消去制御回路ERCI〜ERCnにより
スイッチ制御される。消去制御回路ERC1〜ERCn
は、後述するような消去信号erl〜e’rnを受けて
、信号er1〜ernがハイレベルとされる消去モード
のとき、上記PチャンネルMO3FETQI7、Q19
等をオン状態にする。上記信号erl〜ernがロウレ
ベルの消去モード以外ではNチャンネルMO3FETQ
18、Q20等をオン状態にさせるものである。これに
より、消去制御回路ERCI 〜ERCnは、上記ソー
ス線C81〜C3nに対して選択的に消去動作のための
高電圧vppと書き込み/読み出し等のための接地電位
を与える。なお、メモリアレイM −A、 RYの全体
を一括消去動作を行う場合には信号erl〜ernを全
てハイレベルにすることにより、上記スイフチMO3F
ETQ1?、Q19等を全てオン状態にして、消去用の
高電圧を全メモリセルのソースに供給するようにすれば
よい。The source lines csi to C3n have sources wAcs1 to C3n that are turned on during write/read operations.
N-channel MO3FET1 that provides the circuit ground potential to
8, Q20 and P supplying high voltage vpp for erasing.
Channel MOS FETs Q17 and Q19 are provided. These MO3FETs Q17, Q18, and Q19
, Q20, etc. are switch-controlled by erase control circuits ERCI to ERCn. Erase control circuit ERC1 to ERCn
In the erase mode in which the signals er1 to ern are set to high level in response to the erase signals erl to e'rn as described later, the P-channel MO3FETs QI7 and Q19
etc. are turned on. In other than the erase mode where the above signals erl to ern are at low level, N-channel MO3FETQ
18, Q20, etc. are turned on. Thereby, the erase control circuits ERCI-ERCn selectively apply the high voltage vpp for erase operation and the ground potential for writing/reading etc. to the source lines C81-C3n. Note that when performing a batch erase operation on the entire memory arrays M-A and RY, by setting all the signals erl to ern to high level, the swifter MO3F
ETQ1? , Q19, etc., and supply a high voltage for erasing to the sources of all memory cells.
特に制限されないが、消去を行う際当該ブロックのデー
タ線はフローティング状態あるいは選択ゲート(MO3
FETQ22)を通して消去制御回路に接続される。Although not particularly limited, when erasing, the data line of the block is in a floating state or the selection gate (MO3
It is connected to the erase control circuit through FETQ22).
特に制限されないが、8ビツトの単位での書き込み/続
み出しを行うため、上記メモリアレイM−ARYは、合
計で8組設けられるよう構成される。同図においては、
上記のようなn分割されたメモリブロックを持つ1つの
メモリアレイM−ARYが代表として例示的に示されて
いる。Although not particularly limited, since writing/continuation is performed in units of 8 bits, the memory array M-ARY is configured to provide a total of 8 sets. In the same figure,
One memory array M-ARY having n-divided memory blocks as described above is exemplarily shown as a representative.
上記1つのメモリアレイM −A、 RYを構成する各
データ&%D1〜Dnは、上記アドレスデコーダDCR
(Y)によって形成された選択信号を受けるカラムく列
)選択スイッチMO3FETQ7〜Q9を介して、共通
データ線CDに接続される。Each data &%D1 to Dn constituting the one memory array M-A, RY is stored in the address decoder DCR.
(Y) is connected to a common data line CD through selection switches MO3FETQ7 to Q9.
共通データ線CDは、各メモリブロックに対応して設け
られる。共通データ線CDには、外部端子I10から入
力される書込み信号を受ける書込み用のデータ人カバソ
ファDIBの出力端子がスイッチMO3FETQ21を
介して接続される。同様に他のメモリアレイM−ARY
に対しても、上記同様なカラム選択回路スイッチMO3
FETが設けられ、それに対応したアドレスデコーダに
より選択信号が形成される。A common data line CD is provided corresponding to each memory block. The common data line CD is connected to the output terminal of a write data buffer sofa DIB that receives a write signal input from an external terminal I10 via a switch MO3FETQ21. Similarly, other memory array M-ARY
Also, a column selection circuit switch MO3 similar to the above
A FET is provided, and a selection signal is generated by an address decoder corresponding to the FET.
上記メモリアレイM−ARYに対応して設けられる共通
データ線CDには、スイッチMO3FETQ16を介し
てセンスアンプSAの入力段回路を構成し、次に説明す
る初段増幅回路PAの入力端子に結合される。The common data line CD provided corresponding to the memory array M-ARY constitutes the input stage circuit of the sense amplifier SA via the switch MO3FETQ16, and is coupled to the input terminal of the first stage amplifier circuit PA, which will be described next. .
上記例示的に示されている共通データ%i CDは、読
み出し制御信号scによりオン状態にされるMO3FE
TQI 6を通して、そのソースが接続されたNチャン
ネル型の増幅MO3FETQI 1のソースに接続され
る。この増幅MO8FETQ11のドレインと電源電圧
端子Vccとの間には、そのゲートに回路の接地電位の
印加されたPチャンネル型の負荷MO3FETQI 2
が設けられる。The common data %i CD exemplarily shown above is the MO3FE turned on by the read control signal sc.
Through the TQI 6, its source is connected to the source of the connected N-channel type amplifying MO3FET QI 1. Between the drain of this amplifying MO8FETQ11 and the power supply voltage terminal Vcc, there is a P-channel type load MO3FETQI2 whose gate is applied with the circuit ground potential.
is provided.
上記負荷MO3FETQI 2は、読み出し動作のため
に共通データvACDにプリチャージ電流を流すような
動作を行う。The load MO3FETQI 2 operates to cause a precharge current to flow to the common data vACD for a read operation.
上記増幅MO3FETQI 1の感度を高くするため、
スイッチMO3FETQI 6を介した共通データ線C
Dの電圧は、Nチャンネル型の駆動MO3FETQ13
とPチャンネル型の負荷MO3FETQ14とからなる
反転増幅回路の入力である駆動MO3FETQI 3の
ゲートに供給される。In order to increase the sensitivity of the above amplified MO3FETQI 1,
Common data line C via switch MO3FETQI 6
The voltage of D is the N-channel drive MO3FETQ13.
and a P-channel type load MO3FETQ14, which is an input to the gate of the driving MO3FETQI3.
この反転増幅回路の出力電圧は、上記増幅MO3FET
QI 1のゲートに供給される。さらに、センスアンプ
の非動作期間での無駄な電流消費を防止するため、上記
増幅MO3FETQI 1のゲートと回路の接地電位点
との間には、NチャンネルMO3FETQI 5が設け
られる。このMO3FETQ15と上記PチャンネルM
O3FETQI4のゲートには、共通にセンスアンプの
動作タイミング信号scが供給される。The output voltage of this inverting amplifier circuit is
Supplied to the gate of QI 1. Further, in order to prevent wasteful current consumption during the non-operation period of the sense amplifier, an N-channel MO3FET QI 5 is provided between the gate of the amplification MO3FET QI 1 and the ground potential point of the circuit. This MO3FETQ15 and the above P channel M
A sense amplifier operation timing signal sc is commonly supplied to the gates of the O3FETQI4.
メモリセルの読み出し時において、センスアンプ動作タ
イミング信号scはロウレベルにされ、MO3FETQ
I 4はオン状態に、MO3FETQ15はオフ状態に
される。メモリセルは、書込みデータに従って、ワード
線の選択レベルに対して高いしきい値電圧か又は低いし
きい値電圧を持つものである。When reading a memory cell, the sense amplifier operation timing signal sc is set to low level, and the MO3FETQ
I4 is turned on and MO3FETQ15 is turned off. The memory cell has a threshold voltage higher or lower than the selected level of the word line, depending on the write data.
各アドレスデコーダX−DCR,Y−DCRによって選
択されたメモリセルがワード線が選択レベルにされてい
るにもかかわらずオフ状態にされている場合、共通デー
タ線CDは、MO3FETQ12とQllからの電流供
給によって比較的ハイレベルにされる。一方、選択され
たメモリセルがワード線選択レベルによってオン状態に
されている場合、共通データvACDは比較的ロウレベ
ルにされる。When the memory cell selected by each address decoder X-DCR, Y-DCR is turned off even though the word line is set to the selection level, the common data line CD receives current from MO3FETQ12 and Qll. supply to a relatively high level. On the other hand, when the selected memory cell is turned on by the word line selection level, the common data vACD is set to a relatively low level.
この場合、共通データ1JcDのハイレベルは、このハ
イレベルの電位を受ける反転増幅回路により形成された
比較的低いレベルの出力電圧がMO3FETQI 1の
ゲートに供給されることによって比較的低い電位に制限
される。一方、共通データ線CDのロウレベルは、この
ロウレベルの電位を受ける反転増幅回路により形成され
た比較的高いレベルの電圧がMO3FETQI 1のゲ
ートに供給されることによって比較的高い電位に制限さ
れる。このような共通データICDのハイレベルとロウ
レベルとを制限すると、この共通データ線CD等に信号
変化速度を制限する浮遊容量等の容量が存在するにかか
わらずに、読み出しの高速化を図ることができる。すな
わち、複数のメモリセルからのデータを次々に読み出す
ような場合において共通データIcDの一方のレベルが
他方のレベルへ変化させられるまでの時間を短くするこ
とができる。このような高速読み出し動作のために、上
記負荷MO3FETQI 2のコンダクタンスは比較的
大きく設定される。In this case, the high level of the common data 1JcD is limited to a relatively low potential by supplying the relatively low level output voltage formed by the inverting amplifier circuit that receives this high level potential to the gate of MO3FETQI1. Ru. On the other hand, the low level of the common data line CD is limited to a relatively high potential by supplying a relatively high level voltage formed by an inverting amplifier circuit receiving this low level potential to the gate of MO3FET QI1. By restricting the high level and low level of the common data ICD, it is possible to speed up reading even though there is a stray capacitance or the like that limits the signal change speed in the common data line CD. can. That is, when data is read out from a plurality of memory cells one after another, the time required for one level of the common data IcD to change to the other level can be shortened. For such a high-speed read operation, the conductance of the load MO3FET QI 2 is set relatively large.
なお、上記増幅用のMO5FETQI 1は、ゲート接
地型ソース入力の増幅動作を行い、その出力信号をCM
OSインバータ回路によって構成されたセンスアンプS
Aに伝える。そして、このセンスアンプSA、の出力信
号は、対応したデータ出カバソファDOBによって、特
に制限されないが、増幅されて上記外部端子I10から
送出される。The MO5FET QI 1 for amplification performs the amplification operation of the gate-grounded source input, and outputs the output signal to the CM
Sense amplifier S configured by OS inverter circuit
Tell A. The output signal of this sense amplifier SA is amplified by the corresponding data output buffer DOB, although not particularly limited, and is sent out from the external terminal I10.
また、上記外部端子I10から供給される書き込み信号
は、データ人力バッファDIBを介して、上記共通デー
タ線CDに伝えられる。他のメモリブロックに対応した
共通データ線と外部端子との間においても、上記同様な
入力段回路及びセンスアンプ並びにデータ出カバソファ
からなる読み出し回路と、データ人力バッファからなる
書き込み回路とがそれぞれ設けられる。Further, the write signal supplied from the external terminal I10 is transmitted to the common data line CD via the data manual buffer DIB. Also between the common data line corresponding to other memory blocks and the external terminal, a read circuit consisting of an input stage circuit, a sense amplifier, and a data output buffer sofa similar to the above, and a write circuit consisting of a data manual buffer are provided, respectively. .
タイミング#御回路C0NTは、特に制限されないが、
外部端子GE、OB、PGM及びVppに供給されるチ
ップイネーブル信号、アウトプットイネーブル信号、プ
ログラム信号及び書込み/消去用高電圧と内部のXアド
レス信号axとに応じて、内部制御信号ce、se等の
内部タイミング信号、消去信号e r l w e r
n及びアドレスデコーダに選択的に供給する読み出し
用低電圧Vcc/書き込み層高電圧vpp等を形成する
。Although the timing # control circuit C0NT is not particularly limited,
Internal control signals ce, se, etc. are generated according to the chip enable signal, output enable signal, program signal, high voltage for writing/erasing, and internal X address signal ax supplied to external terminals GE, OB, PGM, and Vpp. internal timing signal, erase signal e r l w e r
A read low voltage Vcc/write layer high voltage Vpp, etc. which are selectively supplied to the n and address decoders are formed.
書き込み/消去用高電圧vppが供給された状態におい
て、チップイネーブル信号CEがロウレベルで、アウト
プットイネーブル信号OEがハイレベルで、プログラム
信号PGMがロウレベルなら、書き込みモードとされ、
上記内部信号ceはハイレベルにされる。そして、アド
レスデコーダ回路XDCR,YDCR及びデータ入力回
路DIBには、その動作電圧として高電圧Vl)9が供
給される。In a state where the high voltage vpp for writing/erasing is supplied, if the chip enable signal CE is at a low level, the output enable signal OE is at a high level, and the program signal PGM is at a low level, the write mode is set,
The internal signal ce is set to high level. A high voltage Vl)9 is supplied to the address decoder circuits XDCR, YDCR and the data input circuit DIB as their operating voltages.
書き込みが行われるワード線は、その電圧が上記高電圧
vppになる。そして、フローティングゲートに電子を
注入すべき記憶素子が結合されたデータ線は、上記同様
な高電圧Vpρにされる。これにより、記憶素子にチャ
ンネル飽和電流が流れ、データ線に結合されたドレイン
近傍のピンチオフ領域では高電界により加速された電子
がイオン化を起こし、貰エネルギーを持つ電子、いわゆ
るホットエレクトロンが発生する。一方、フローティン
グゲートは、ワード線が結合されたコントロールゲート
の電圧とドレイン電圧、及び基板とフローティングゲー
ト間の容量とフローティングゲートとコントロールゲー
トとの容量とに決まる電圧となり、ホットエレクトロン
を誘引して、フローティングゲートの電位を負にする。The voltage of the word line to which writing is performed is the above-mentioned high voltage vpp. Then, the data line connected to the storage element into which electrons are to be injected into the floating gate is set to the same high voltage Vpρ as described above. As a result, a channel saturation current flows through the memory element, and in the pinch-off region near the drain coupled to the data line, electrons accelerated by the high electric field are ionized, generating electrons with acquired energy, so-called hot electrons. On the other hand, the floating gate has a voltage determined by the voltage of the control gate connected to the word line, the drain voltage, the capacitance between the substrate and the floating gate, and the capacitance between the floating gate and the control gate, and attracts hot electrons. Make the potential of the floating gate negative.
これにより、コントロールゲートが結合されたワード線
の電位を選択状態にしても、非導通状態になるようにす
る。As a result, even if the potential of the word line connected to the control gate is set to a selected state, the word line becomes non-conductive.
上記電子の注入を行わない記憶素子のドレインは、ドレ
イン近傍のピンチオフ領域でホットエレクトロンが発生
しないような低いレベルにされる。The drain of the memory element in which electrons are not injected is set to a low level so that hot electrons are not generated in the pinch-off region near the drain.
チップイネーブル信号GEがロウレベルで、アウトプッ
トイネーブル信号OEがロウレベルで、プログラム信号
PGMがハイレベルでvppが書込み用高電圧なら、ベ
リファイモードとされ、上記内部信号SCとceはハイ
レベルにされる。このベリファイモードでは、各回路X
DCR,YDCR及びDIBには、その動作電圧が上記
高電圧■ppから電源電圧Vccのように切り換えられ
て供給される。When the chip enable signal GE is at a low level, the output enable signal OE is at a low level, the program signal PGM is at a high level, and vpp is a high voltage for writing, the verify mode is set and the internal signals SC and ce are set at a high level. In this verify mode, each circuit
DCR, YDCR, and DIB are supplied with their operating voltages switched from the high voltage (pp) to the power supply voltage Vcc.
チップイネーブル信号CEがロウレベルで、アウトプッ
トイネーブル信号OEがロウレベルで、プログラム信号
PGMがハイレベルでvppが読み出し用低電圧(Vc
cと同じレベル)なら、前記説明したような読み出しモ
ードとされ、上記内部信号SCとceはハイレベルにさ
れる。The chip enable signal CE is low level, the output enable signal OE is low level, the program signal PGM is high level, and vpp is the low voltage for reading (Vc
(same level as c), the read mode is set as described above, and the internal signals SC and ce are set to high level.
チップイネーブル信号CEがロウレベルで、アウトプッ
トイネーブル信号OEがハイレベルで、プログラム信号
PGMがハイレベルでvppが高電圧なら、消去モード
とされ、上記内部信号ceはハイレベルにされ、信号3
Cはロウレベルにされる。なお、外部端子から消去動作
を指示する制御信号を供給して、それをロウレベルにす
ることにより消去モードを指定してもよい。If the chip enable signal CE is at a low level, the output enable signal OE is at a high level, the program signal PGM is at a high level, and vpp is at a high voltage, the erase mode is set, the internal signal ce is set at a high level, and the signal 3
C is set to low level. Note that the erase mode may be specified by supplying a control signal instructing the erase operation from an external terminal and setting it to a low level.
この消去モードのとき、Xデコーダ回路DCRは、全ワ
ード線を接地電位のような非選択レベルにする。このと
き、供給されるXアドレス信号は、上記制御回路C0N
Tに供給されて、消去すべきメモリブロックを指定する
ために用いられる。この場合、アドレス信号aXは、n
ビットを用いて各ビットが上記n分割されたメモリブロ
ックと一対一対応させるものとしてもよい。言い換える
ならば、アドレス信号の各ビットが上記消去信号er1
〜arnと一対一対応されるようにするものである。こ
のような構成を採ることによって、n分割されたメモリ
ブロックのうち、任意のメモリブロック数のメモリブロ
ックを消去させることができる。すなわち、信号erl
〜ernの組み合わせにより一括消去を含む多様な部分
的消去を実現できるものとなる。In this erase mode, the X decoder circuit DCR sets all word lines to a non-select level such as ground potential. At this time, the supplied X address signal is the control circuit C0N.
T is used to specify the memory block to be erased. In this case, the address signal aX is n
Each bit may be in one-to-one correspondence with the n-divided memory blocks. In other words, each bit of the address signal corresponds to the erase signal er1.
~arn in one-to-one correspondence. By adopting such a configuration, it is possible to erase an arbitrary number of memory blocks among the memory blocks divided into n. That is, the signal erl
By combining ~ern, various partial deletions including batch deletion can be realized.
上記のように消去モードのときには、全ワード線が接地
電位のような非選択レベルであり、上記アドレス信号a
Xの指定により、ソースf1Mcs1ないしC3nのい
ずれか少な(とも1つに消去のための高電圧vppを供
給すると、コントロールゲートからソースに向かう高電
界が作用し、記憶素子Ql等のフローティングゲートに
蓄積された電子がトンネル現象によってソース線側に引
き抜かれることによって消去動作が行われる。As mentioned above, in the erase mode, all word lines are at a non-select level such as ground potential, and the address signal a
Depending on the designation of The erasing operation is performed by drawing out the electrons to the source line side by a tunneling phenomenon.
上記のような消去モードのとき、MOSFETQ18、
Q20をオン状態にしてソース線C81〜C3nに接地
電位を与えると、上記のような高電界が作用しないから
、上記のようなトンネル現象が生じない、これにより、
メモリアレイM−ARYの分割されたメモリブロックの
うち、ソース線に高電圧Vl)9が与えられたもののみ
が部分的に消去されることになる。When in erase mode as above, MOSFETQ18,
When Q20 is turned on and a ground potential is applied to the source lines C81 to C3n, the high electric field described above does not act, so the tunneling phenomenon described above does not occur.
Among the divided memory blocks of the memory array M-ARY, only those to which the high voltage Vl)9 is applied to the source line are partially erased.
第2図には、この発明の他の一実施例の回路図が示され
ている。FIG. 2 shows a circuit diagram of another embodiment of the invention.
この実施例では前記同様なEERROMにおいて、メモ
リアレイM−ARYのソース線が共通化されて、Pチャ
ンネルMO3FETQI 7とNチャンネルMOSFE
TQI 8とにより、−括して消去電圧vpp又は書き
込み/読み出しのための接地電位が与えられる。すなわ
ち、消去制御回路ERCは、信号arcにより消去モー
ドが指示されると、PチャンネルMO3FETQI 7
をオン状態にしてソース線C8を一括して高電圧vpp
にし、それ以外はNチャンネルMO3FETQI 8を
オン状態にして回路の接地電位とする。In this embodiment, in the same EERROM as described above, the source line of the memory array M-ARY is shared, and the P-channel MO3FETQI7 and the N-channel MOSFE
TQI 8 collectively provides an erase voltage vpp or a ground potential for writing/reading. That is, when the erase mode is instructed by the signal arc, the erase control circuit ERC controls the P-channel MO3FETQI7.
is turned on and the source line C8 is set to high voltage vpp all at once.
Otherwise, the N-channel MO3FET QI 8 is turned on and set to the ground potential of the circuit.
この場合、メモリアレイM−ARYの部分的な消去を実
現するために、Xデコーダ回路DCRは、ワード線を部
分的に高電圧Vpp/又は回路の接地電位にするもので
ある。すなわち、Xデコーダ回路DCRは、書き込み動
作のときのように1つのワード線を高電圧の選択レベル
として、残り全部のワード線を回路の接地電位のような
非選択レベルとする動作と異なり、消去を行うべきメモ
リブロックに対応したワード線を部分的に非選択レベル
とし、それ以外を高電圧vppとするものである。In this case, in order to realize partial erasure of the memory array M-ARY, the X decoder circuit DCR partially sets the word line to the high voltage Vpp/or the circuit ground potential. That is, unlike the operation in which the X-decoder circuit DCR sets one word line to a high voltage selection level as in a write operation and sets all remaining word lines to a non-selection level such as the ground potential of the circuit, the X decoder circuit DCR performs an erase operation. The word lines corresponding to the memory blocks in which the process is to be performed are partially set to a non-select level, and the rest are set to a high voltage vpp.
この構成では、上記非選択レベルとされたワード線に結
合された記憶素子には、前記のような高電界が作用し、
トンネル現象による消去動作が行われる。これに対して
、高電圧vppとされたワード線に結合される記憶素子
には、コントロールゲートとソースとが同電位となり、
前記のような高電界が印加されないからトンネル現象を
利用した消去動作が行われない。In this configuration, the high electric field as described above acts on the memory element coupled to the word line set to the non-select level,
Erasing operation is performed by tunneling phenomenon. On the other hand, in a memory element coupled to a word line set to a high voltage vpp, the control gate and source are at the same potential,
Since a high electric field as described above is not applied, an erasing operation using the tunneling phenomenon is not performed.
第3図には、上記Xデコーダ回路DCRの一実施例の回
路図が示されている。FIG. 3 shows a circuit diagram of an embodiment of the X-decoder circuit DCR.
メモリアレイM−ARYは、点線で示されたようなn分
割されたメモリブロックMBIないしMBnから構成さ
れる。Memory array M-ARY is composed of n-divided memory blocks MBI to MBn as shown by dotted lines.
メモリブロックMBIのワード線Wl、W2等の選択信
号を形成する単位のデコーダ回路UDCRの出力信号は
対応するノアゲート回路G2.03等の一方の入力に供
給される。これらのノアゲート回路G2.03等の他方
の入力には、上記信号erを受けるアンドゲート回路G
1を介してアドレス信号a1が共通に供給される。すな
わち、上記アンドゲート回路G1の出力信号は、上記メ
モリブロックMBIに対応した単位のデコーダ回路の出
力分に設けられるノアゲート回路G2.G3等の共通の
制で1信号とされる。An output signal of a unit decoder circuit UDCR that forms selection signals for word lines Wl, W2, etc. of memory block MBI is supplied to one input of a corresponding NOR gate circuit G2.03, etc. The other input of these NOR gate circuits G2.03, etc. is connected to an AND gate circuit G that receives the signal er.
An address signal a1 is commonly supplied via the address signal a1. That is, the output signal of the AND gate circuit G1 is transmitted to the NOR gate circuit G2. It is treated as one signal under common systems such as G3.
上記ノアゲート回路G2.G3の出力信号は、インバー
タ回路Nl、N2を通してレベル変換回路1.VC1、
L、VC2を介して対応するワード線Wl、W2等に供
給される。レベル変換回路LVC1は、その具体的回路
が示されているように下記の回路素子から構成される。The above NOR gate circuit G2. The output signal of G3 is passed through inverter circuits Nl and N2 to level conversion circuit 1. VC1,
It is supplied to the corresponding word lines Wl, W2, etc. via L, VC2. The level conversion circuit LVC1 is composed of the following circuit elements as shown in the concrete circuit.
インバータ回路N1の出力信号は、ゲートに定常的に電
源電圧Vccが供給されたカット用MO3FETQ40
を通してPチャンネルMO3FBTQ41のゲートに供
給される。NチャンネルMO3FETQ42のゲートは
、特に制限されないが、上記インバータ回路N1の出力
が直接供給される。この構成に代えて、NチャンネルM
O3FETQ42のゲートを上記PチャンネルMO3F
ETQ41のゲートと接続してもよい。上記Pチャンネ
ルMOS F ETQ41のゲートと高電圧端子Vl)
I)との闇には、レベル変換出力信号を受けるPチャン
ネルMO3FETQ43が設けられる。他のレベル変換
回路LVC2等も上記同様な回路から構成される。The output signal of the inverter circuit N1 is the cut MO3FET Q40 whose gate is constantly supplied with the power supply voltage Vcc.
It is supplied to the gate of P-channel MO3FBTQ41 through. Although not particularly limited, the gate of the N-channel MO3FET Q42 is directly supplied with the output of the inverter circuit N1. Instead of this configuration, N channel M
The gate of O3FETQ42 is connected to the above P channel MO3F.
It may be connected to the gate of ETQ41. Gate of the above P-channel MOS FETQ41 and high voltage terminal Vl)
I) is provided with a P-channel MO3FETQ43 that receives the level-converted output signal. Other level conversion circuits LVC2 and the like are also constructed from circuits similar to those described above.
この実施例回路では、上記消去モードを指示する信号e
rがハイレベル(論理“1”)にされると、アンドゲー
ト回路G1がゲートを開いてアドレス信号a1〜anを
有効として、各単位回路UDCRのデコード出力に代わ
って各ノアゲート回路Gl、02等を介してレベル変換
回路に伝えられる。例えば、アドレス信号a1をハイレ
ベルにすると、ノアゲート回路Gl、G2の出力信号が
ロウレベルになって、メモリブロックMHIのワード線
Wl、W2等をロウレベルの非選択レベルとしてメモリ
ブロックMBIのメモリセルを消去状態とする。このと
き、レベル変換回路LVCI等は、インバータ回路N1
の出力信号のハイレベルによりNチャンネルMO3FE
TQ42がオン状態になり、ワード線W1をロウレベル
の接地電位とする。上記ワード線WlOロウレベルに応
じてPチャンネルMO3FETQ43がオン状態となり
、PチャンネルMO3FETQ41のゲート電圧を高電
圧vppとする。これにより、PチャンネルMO3FE
TQ41はオフ状態にされる。そして、上記ゲート電圧
がvppとされることに応じてNチャンネルMO3FE
TQ40がオフ状態となり、高電圧Vl)りからインバ
ータ回路N1の動作電圧VCCに向かって直流電流が流
れるのを防止できる。In this embodiment circuit, the signal e instructing the erase mode is
When r is set to high level (logic "1"), AND gate circuit G1 opens the gate and makes address signals a1 to an valid, and outputs each NOR gate circuit Gl, 02, etc. instead of the decoded output of each unit circuit UDCR. is transmitted to the level conversion circuit via. For example, when the address signal a1 is set to a high level, the output signals of the NOR gate circuits Gl and G2 become low level, and the word lines Wl, W2, etc. of the memory block MHI are set to a low non-selection level, and the memory cells of the memory block MBI are erased. state. At this time, the level conversion circuit LVCI etc. is connected to the inverter circuit N1.
Due to the high level of the output signal of
TQ42 is turned on and the word line W1 is brought to a low level ground potential. P-channel MO3FETQ43 is turned on in response to the low level of the word line WlO, and the gate voltage of P-channel MO3FETQ41 is set to high voltage vpp. This allows P-channel MO3FE
TQ41 is turned off. Then, in response to the gate voltage being set to vpp, the N-channel MO3FE
TQ40 is turned off, and direct current can be prevented from flowing from the high voltage V1) toward the operating voltage VCC of the inverter circuit N1.
また、アドレス信号a1をロウレベルにすると、ノアゲ
ート回路Gl、G2の出力信号がハイレベルになって、
メモリブロックMBIのワード線W1、W2等をvpp
のようなハイレベルとする。すなわち、レベル変換回路
L V C1等は、インバータ回路N1の出力信号のロ
ウレベルによりPチャンネルMO3FETQ41がオン
状態になり、ワード線W1を高電圧vppのハイレベル
とする。このとき、NチャンネルMO3FETQ42は
オフ状態になる。このことは、他のメモリブロックMB
n等に対応して一対一対応したアドレス信号a2〜an
についても同様である。Furthermore, when the address signal a1 is set to low level, the output signals of NOR gate circuits Gl and G2 become high level,
Word lines W1, W2, etc. of memory block MBI are set to vpp.
A high level such as That is, in the level conversion circuit L V C1 and the like, the P-channel MO3FET Q41 is turned on by the low level of the output signal of the inverter circuit N1, and the word line W1 is set to the high level of the high voltage vpp. At this time, N-channel MO3FETQ42 is turned off. This means that other memory blocks MB
Address signals a2 to an in one-to-one correspondence corresponding to n, etc.
The same applies to
すなわち、n分割されたメモリブロックMBI〜MBn
に対応してn分割されたデコーダ回路毎に、nビットか
らなる各アドレス信号がn分割された各デコード部の出
力に代わって出力させるため、n分割されたワード線の
レベルを、nビットからなる各アドレス信号により一対
−に対応して指定することができる。この構成では、前
記同様に一括消去を含む多様なメモリブロックの消去動
作が可能になるものである。That is, memory blocks MBI to MBn divided into n
In order to output each address signal consisting of n bits in place of the output of each decoder circuit divided into n for each decoder circuit divided into n corresponding to A pair of address signals can be specified in correspondence with each other. This configuration enables various memory block erasing operations including batch erasing as described above.
消去動作モード以外のときには、信号erがロウレベル
になるので、各ノアゲート回路Gl、02等は単なるイ
ンバータ回路として動作し、対応する単位のデコーダ回
路UDCRの出力信号を伝えるものとなる。Since the signal er is at a low level in a mode other than the erase operation mode, each NOR gate circuit Gl, 02, etc. operates as a mere inverter circuit and transmits the output signal of the corresponding unit of decoder circuit UDCR.
上記ノアゲート回路G1やG2は、第1図の実施例にお
いて、全ワード線を非選択とする場合にも用いるこ′と
ができる。The NOR gate circuits G1 and G2 can also be used in the embodiment shown in FIG. 1 when all word lines are to be unselected.
なお、Xデコーダ回路OCRとしては、上記信号srに
よりアドレス信号の上位2又は3ビツトのようにNビッ
トのみを有効にして接地電位のような非選択レベルとす
るワード線を指定するものとしてもよい。この場合には
、メモリアレイM−ARYのワード線が4分割されて、
1/4又は1/8のように1/2Nに分割されたメモリ
ブロックの択一的な消去が可能になる。Note that the X decoder circuit OCR may designate a word line to be set to a non-selection level such as a ground potential by validating only N bits, such as the upper 2 or 3 bits of the address signal, using the signal sr. . In this case, the word line of memory array M-ARY is divided into four,
It is possible to selectively erase memory blocks divided into 1/2N, such as 1/4 or 1/8.
このように、メモリアレイM−ARYのワード線を複数
に分割して、選択的に高電圧Vpp/接地電位とする回
路は、種々の実施形態を採ることができるものである。In this way, the circuit that divides the word line of the memory array M-ARY into a plurality of parts and selectively sets the word line to the high voltage Vpp/ground potential can take various embodiments.
なお、上記アドレス信号と一対一でメモリブロックを指
定するとき、メモリブロック数に比べてXアドレス信号
のビット数が不足するなら、Yアドレス信号を利用する
ものであってもよい。このことは、前記第1図における
ソース線を指定する場合でも同様である。Note that when specifying a memory block on a one-to-one basis with the address signal, if the number of bits of the X address signal is insufficient compared to the number of memory blocks, the Y address signal may be used. This also applies to the case where the source line in FIG. 1 is specified.
第6図には、上記ソース線選択回路の一実施例の回路図
が示されている。FIG. 6 shows a circuit diagram of one embodiment of the source line selection circuit.
消去時には内部信号erはハイレベルであり、選択され
たブロックについてはブロック選択信号bsnがハイレ
ベルにされる。これにより、ナントゲート回路G1の出
力信号がロウレベルになり、インバータ回路N2を通し
てハイレベルの出力信号が形成されるので、MO3FE
TQ42はオン状態となり、後述するランプレート設定
回路の出力信号rpを受けるMO3FETQ43が徐々
にオン状態になるのに対応して、ノードv1の電位が徐
々に低下する。上記ノードV1の電位の低下に対応して
ソースフォロワ出力のPチャンネルMO3FETQ44
が徐々にオン状態になる。これにより、ソース線C3n
にはノードv1の電位に対応して変化する高電圧vpp
が給電される。このとき、ナントゲート回路G1、イン
バータ回路N1及びN2を通した信号を受けるMO3F
ETQ45はオフ状態である。During erasing, the internal signal er is at a high level, and the block selection signal bsn for the selected block is set at a high level. As a result, the output signal of the Nant gate circuit G1 becomes low level, and a high level output signal is formed through the inverter circuit N2.
TQ42 turns on, and the potential of node v1 gradually decreases in response to MO3FETQ43, which receives an output signal rp from a ramp rate setting circuit to be described later, gradually turns on. In response to the drop in the potential of the node V1, the P-channel MO3FET Q44 outputs a source follower.
gradually turns on. As a result, source line C3n
is a high voltage vpp that changes in accordance with the potential of node v1.
is powered. At this time, MO3F receives the signal passed through the Nant gate circuit G1 and the inverter circuits N1 and N2.
ETQ45 is in an off state.
消去終了時又はブロック切り換え時にPチャンネル負荷
MO3FETQ44と駆動MO3FETQ45との間に
貫通電流が流れる可能性が生じるため、駆動MO3FE
TQ45がオン状態になるタイミングに約1on3程度
を遅延をインバータ回路N1とN2及びキャパシタC5
と06とにより設けて、これを防止している。逆の動作
時にも同様に貫通電流が流れる可能性があるが、この場
合にはMO3FETQ3がオン状態になるタイミングに
前記ランプレート設定回路による遅延が十分に存在する
ため問題はない。At the end of erasing or when switching blocks, there is a possibility that a through current will flow between the P-channel load MO3FETQ44 and the drive MO3FETQ45.
Inverter circuits N1 and N2 and capacitor C5 delay approximately 1on3 to the timing when TQ45 turns on.
and 06 are provided to prevent this. A through current may similarly flow during the reverse operation, but in this case there is no problem because there is a sufficient delay due to the ramp rate setting circuit at the timing when MO3FET Q3 turns on.
〔実施例2〕
第4図には、上記ソース線に供給される消去用の高電圧
を発生させるランプ電圧発生回路の一実施例の回路図が
示されている。[Embodiment 2] FIG. 4 shows a circuit diagram of an embodiment of a ramp voltage generation circuit that generates a high voltage for erasing to be supplied to the source line.
前記のように記憶素子のソースに高電圧を供給して消去
動作を行う場合、ソース線に対して外部電[Vppをス
イッチMO3FET017等により直接的に供給する構
成では、消去動作開始と同時にソース線の電位が高電圧
Vpp(約12v)のような高電圧になってしまう。こ
のとき、消去を行うべき記憶素子のフローティングゲ−
1・に電子が蓄積されているものであるから、フローテ
ィングゲートは接地電位以下の負の電位を持つ。それ故
、フローティングゲートとソースとの間で過大な高電界
が作用し、フローティングゲートとソースとの間の絶縁
膜を劣化ないし破壊させる虞れがあり、例えば記憶素子
の保持特性を劣化させる等信傾性の点で問題がある。When performing an erase operation by supplying a high voltage to the source of a memory element as described above, in a configuration in which an external voltage [Vpp is directly supplied to the source line by a switch MO3FET017, etc., the source line is The potential becomes a high voltage such as high voltage Vpp (about 12V). At this time, the floating gate of the memory element to be erased
Since electrons are stored in the floating gate, the floating gate has a negative potential below the ground potential. Therefore, there is a risk that an excessively high electric field will act between the floating gate and the source, degrading or destroying the insulating film between the floating gate and the source, and causing a risk of deterioration of the retention characteristics of the memory element, for example. There is a problem with the tendency.
そこで、この実施例では、前記のような消去動作を行う
スイッチMO3FETQI 7 (Ql 9)等のゲ
ートに供給される制御信号は、次の回路により形成され
る。Therefore, in this embodiment, the control signal supplied to the gate of the switch MO3FET QI 7 (Ql 9), etc., which performs the erase operation as described above, is formed by the following circuit.
PチャンネルMO3FETQ22、Q24、及びQ26
とNチャンネルMO3FETQ23、Q25及びQ27
は、それぞれCMOSインバータ回路を構成し、特に制
限されないが、CMOSインバータ回路(Q22とQ2
3)の出力信号は、抵抗R1とキャパシタC1からなる
遅延回路を介してCMOSインバータ回路(Q24とQ
25)の入力に供給される。このCMOSインバータ回
路(Q24とQ25)の出力信号は、抵抗R2とキャパ
シタC2からなる遅延回路を介してCMOSインバータ
回路(Q26とQ27)の入力に供給される。このCM
OSインバータll路(Q25とQ27)の出力信号は
、上記CMOSインバータ回路(Q22とQ23)の入
力に帰還されることにより、リングオシレータO3Cを
構成する。P-channel MO3FETs Q22, Q24, and Q26
and N-channel MO3FETs Q23, Q25 and Q27
constitute a CMOS inverter circuit, and although not particularly limited, the CMOS inverter circuits (Q22 and Q2
The output signal of 3) is sent to the CMOS inverter circuit (Q24 and Q
25). The output signal of this CMOS inverter circuit (Q24 and Q25) is supplied to the input of the CMOS inverter circuit (Q26 and Q27) via a delay circuit consisting of a resistor R2 and a capacitor C2. This commercial
The output signal of the OS inverter II path (Q25 and Q27) is fed back to the input of the CMOS inverter circuit (Q22 and Q23), thereby forming a ring oscillator O3C.
この実施例では、低消費電力化を図るために、上記CM
OSインバータ回路のPチャンネルMO3FETQ2
2、Q24及びQ26のソースに供給される動作電圧は
、Pチャンネル型のパワースイッチMO3FETQ32
を介して供給される。また、CMOSインバータ回路(
Q22と023)の入力と回路の接地電位点との間には
、リセット用のNチャンネルMO5FBTQ21が設け
られる。上記パワースイッチMO3FETQ32とリセ
ット用MO3FETQ21のゲートには、消去動作信号
erが供給される。In this embodiment, in order to reduce power consumption, the CM
P-channel MO3FETQ2 of OS inverter circuit
2. The operating voltage supplied to the sources of Q24 and Q26 is the P-channel type power switch MO3FET Q32.
Supplied via. In addition, CMOS inverter circuit (
An N-channel MO5FBT Q21 for reset is provided between the inputs of Q22 and 023) and the ground potential point of the circuit. An erase operation signal er is supplied to the gates of the power switch MO3FETQ32 and the reset MO3FETQ21.
上記リングオシレータO8Cの出力信号は、Pチャンネ
ルMO3FETQ28.Q30及びNチャンネルMO3
FETQ29.Q31からそれぞれ構成される縦列形態
のCMOSインバータ回路を通して、周期的な相補パル
スCK、CKとして出力される。The output signal of the ring oscillator O8C is connected to the P-channel MO3FETQ28. Q30 and N channel MO3
FETQ29. The signals are outputted as periodic complementary pulses CK and CK through the cascade-type CMOS inverter circuits each configured from Q31.
パルスCKは、電源電圧VccをキャパシタC3に伝え
る伝送ゲートMO3FETQ33のゲートに伝えられる
。パルスCKは、上記キャパシタC3にチャージアンプ
された電荷をキャパシタC4に伝える伝送ゲー)MO3
FETQ34のゲートに伝えられる。上記キャパシタC
4の容量値は、キャパシタC3の容量値に比べて十分大
きな容量値を持つように設定される。キャパシタC4は
、上記信号erを受けるリセット用MOS F ETQ
37が並列に設けられる。Pulse CK is transmitted to the gate of transmission gate MO3FETQ33, which transmits power supply voltage Vcc to capacitor C3. The pulse CK is a transmission gate (MO3) that transmits the charge amplified in the capacitor C3 to the capacitor C4.
It is transmitted to the gate of FETQ34. Above capacitor C
The capacitance value of capacitor C3 is set to be sufficiently larger than that of capacitor C3. Capacitor C4 is a reset MOS FETQ that receives the above signal er.
37 are provided in parallel.
上記キャパシタC4の保持電圧■1は、そのソースに接
地電位が与えられたNチャンネルMO3FETQ36の
ゲートに伝えられる。このMO3FETQ36のドレイ
ンと高電圧Vl)pとの間には、PチャンネルMO3F
ETQ35が接続される。The holding voltage (1) of the capacitor C4 is transmitted to the gate of the N-channel MO3FETQ36 whose source is supplied with the ground potential. Between the drain of this MO3FETQ36 and the high voltage Vl)p, there is a P-channel MO3F
ETQ35 is connected.
PチャンネルMO3FETQ35は、そのゲートに定常
的に回路の接地電位が与えられることによって抵抗素子
として作用する。そして、上記MO3FETQ35とQ
36(7)分圧電圧v2が、上記のようにソース線C8
に消去電圧を与えるMO3FETQ17等のゲートに供
給される駆動電圧とされる。The P-channel MO3FET Q35 acts as a resistance element by having the circuit ground potential constantly applied to its gate. And the above MO3FETQ35 and Q
36(7) The divided voltage v2 is connected to the source line C8 as described above.
This is the drive voltage supplied to the gates of MO3FETQ17 and the like, which apply the erase voltage to the .
次に、この実施例回路の動作を、第5図に示した動作波
形図を参照して説明する。Next, the operation of this embodiment circuit will be explained with reference to the operational waveform diagram shown in FIG.
信号erをロウレベルにすると、NチャンネルMO3F
ETQ21がオフ状態に、パワースイッチMO3FET
Q32がオン状態になるので、リングオシレータが発振
動作を開始して、パルスCK、CKが交互にハイレベル
/ロウレベルに変化する。パルスCKがハイレベルのと
き、伝送ゲートMO3FETQ33がオン状態になって
、キャパシタC3がit源電圧Vcc −V th (
V thはMO3FETQ33のしきい値電圧)にチャ
ージアップされる。パルス信号CKがハイレベルになる
と、伝送ゲートMO8FETQ33に代わってMO3F
ETQ34がオン状態になるため、キャパシタC3とキ
ャパシタC4で電荷分散(チャージシヱア)が行われる
。キャパシタC4は信号erがハイレベルのときにオン
状態にされるMO3FETQ37によってディスチャー
ジされているので、上記電荷分散により伝えられた電荷
に応じた電位■1を持つものとなる。上記パルスCK、
CKが繰り返して発生されので、上記i荷分数によりキ
ャパシタC4の電位■1が階段波状態に徐々に高くなる
。このでんあいVlの電位の上昇に応じてMO3FET
Q36のコンダクタンスが徐々に大きくなる。それ故、
MO3FETQ35とのコンダクタンス比により決定さ
るドレイン出力■2は、高電圧■ρpから接地電位に向
かって徐々に低下する。このような電圧■2の低下に応
じてMO8FETQ17のコンダクタンスも徐々に大き
くされるため、ソース線C3に供給される消去電圧は階
段波状の電圧v1に対応したランプレートも持って高く
される。When the signal er is set to low level, the N-channel MO3F
ETQ21 is in off state, power switch MO3FET
Since Q32 is turned on, the ring oscillator starts oscillating, and pulses CK and CK alternately change to high level/low level. When the pulse CK is at a high level, the transmission gate MO3FETQ33 is turned on, and the capacitor C3 becomes the it source voltage Vcc −V th (
V th is charged up to the threshold voltage of MO3FETQ33. When the pulse signal CK becomes high level, the MO3F switches to the transmission gate MO8FETQ33.
Since ETQ34 is turned on, charge dispersion (charge shear) is performed between capacitor C3 and capacitor C4. Since the capacitor C4 is discharged by the MO3FET Q37, which is turned on when the signal er is at a high level, it has a potential 1 corresponding to the charge transmitted by the charge dispersion. The above pulse CK,
Since CK is repeatedly generated, the potential (1) of the capacitor C4 gradually increases to a staircase wave state due to the above-mentioned i load fraction. According to the rise in the potential of this voltage Vl, the MO3FET
The conductance of Q36 gradually increases. Therefore,
The drain output (2) determined by the conductance ratio with the MO3FET Q35 gradually decreases from the high voltage (2)p toward the ground potential. Since the conductance of the MO8FET Q17 is gradually increased in accordance with such a decrease in the voltage (2), the erase voltage supplied to the source line C3 is also increased with a ramp rate corresponding to the step-wave voltage v1.
このような消去電圧の供給により、消去される記憶素子
のフローティングゲートとソースとの間がトンネル現象
に必要な高い電圧となったときから電荷の引き抜きが開
始される。それ故、ソースの電位が最終的に高電圧Vl
)りになうた時にはフローティングゲートに蓄積されて
いた電荷のうちある程度のt荷量が既に引き抜かれてい
るため、フローティングゲートとソースとの間で過度の
高電界が発生することが防止できる。これにより、消去
動作に伴うフローティングゲートとソースとの間の絶縁
膜等の劣化ないし破壊を防止でき、素子の高信頼性を保
証することができる。By supplying such an erase voltage, charge extraction starts when the voltage between the floating gate and the source of the memory element to be erased reaches a high voltage necessary for tunneling. Therefore, the potential of the source will eventually reach the high voltage Vl
), a certain amount of the charge accumulated in the floating gate has already been extracted, so that it is possible to prevent an excessively high electric field from being generated between the floating gate and the source. Thereby, it is possible to prevent deterioration or destruction of the insulating film between the floating gate and the source due to the erase operation, and it is possible to guarantee high reliability of the element.
上記の実施例から得られる作用効果は、下記の通りであ
る。すわなち、
(1)コントロールゲートとフローティングゲートとを
備えた不揮発性半導体記憶素子がマトリックス配置され
てなるメモリアレイに対して、ソース線を複数のブロッ
クに分割して構成し、全ワード線を非選択状態として各
ブロック毎に選択的に消去用の高電圧を供給することに
より、ブロック毎の消去動作が可能になるという効果が
得られる。The effects obtained from the above examples are as follows. In other words, (1) For a memory array in which non-volatile semiconductor memory elements each having a control gate and a floating gate are arranged in a matrix, source lines are divided into multiple blocks, and all word lines are divided into blocks. By selectively supplying a high voltage for erasing to each block in a non-selected state, it is possible to achieve the effect that erasing operation can be performed for each block.
(2)コントロールゲートとフローティングゲートとを
備えた不揮発性半導体記憶素子がマトリックス配置され
てなるメモリアレイに対して、ワード線を複数ブロック
に分割して、メモリアレイのソース線に消去用の電圧を
供給した状態で、各ブロック毎のワード線を接地電位レ
ベルにすることにより、ブロック毎の消去動作が可能に
なるという効果が得られる。(2) For a memory array in which non-volatile semiconductor memory elements each having a control gate and a floating gate are arranged in a matrix, the word line is divided into multiple blocks and an erasing voltage is applied to the source line of the memory array. By setting the word line of each block to the ground potential level in the supplied state, it is possible to achieve the effect of enabling an erase operation for each block.
(3)上記ブロック毎の消去を行うための制御信号とし
て、アドレス信号と一対一に対応した信号を形成するこ
とにより、−括消去を含む多様なブロックの組み合わせ
による消去動作が可能になるとう効果が得られる。(3) By forming a signal that corresponds one-to-one with the address signal as the control signal for erasing each block, it is possible to perform erasing operations using various combinations of blocks, including batch erasing. is obtained.
(4)消去を行う不揮発性半導体記憶素子のソースが結
合されるソース線の電位を低電圧から徐々に高電圧に上
昇させるランプレートを持たせることにより、ソース電
圧が高電圧vppに達するまでに既にトンネル現象によ
る電荷の引き抜きが行われるため、フローティングゲー
トとソースとの間に過度の強電界が印加されることを防
止できる。これにより、素子の高信頼性を保証すること
ができるという効果が得られる。(4) By providing a ramp rate that gradually increases the potential of the source line to which the source of the nonvolatile semiconductor memory element to be erased is connected from a low voltage to a high voltage, the source voltage reaches the high voltage vpp. Since charge has already been extracted by the tunneling phenomenon, it is possible to prevent an excessively strong electric field from being applied between the floating gate and the source. This provides the effect that high reliability of the element can be guaranteed.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ソース線とワ
ード線とをそれぞれ分割して、その組み合わせにより消
去すべきメモリブロックを指定するものであってもよい
、記憶素子としては、EPROMに用いられるスタック
ドゲート構造のMOSトランジスタの他、書き込み動作
もトンネル現象を用いるFLOTOX型の不揮発性記憶
素子を用いるものであってもよい。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that this invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor. For example, the source line and the word line may be divided into separate parts, and the memory block to be erased may be designated by the combination.The memory element may be a stacked gate MOS transistor used in an EPROM, or a combination thereof. The write operation may also be performed using a FLOTOX type nonvolatile memory element that uses a tunneling phenomenon.
書き込み/消去用の高電圧vppは、内部回路により構
成される第7図に示すような電源電圧Vccと前記第4
図に示した回路と同様な構成の発振回路O8Cにより形
成されるタイミングパルスCP。The high voltage vpp for writing/erasing is connected to the power supply voltage Vcc as shown in FIG.
A timing pulse CP is generated by an oscillation circuit O8C having a configuration similar to that shown in the figure.
CPと電源電圧Vccを受けるダイオード形態のMO3
FETQ51ないしQ66と、キャパシタC11ないし
C18からなるチャージポンプ回路を用い、上記電源電
圧Vccを昇圧して形成するものであってもよい。MO3 in diode form receiving CP and power supply voltage Vcc
It may be formed by boosting the power supply voltage Vcc using a charge pump circuit consisting of FETs Q51 to Q66 and capacitors C11 to C18.
記憶装置に供給される外部制御B信号は、種々の実施形
態を採ることができるものである。前記のように消去す
べき記憶素子のソースに供給される高電圧にランプレー
トを持たせる構成は、上記電荷分散による回路を用いる
ことの他、キャパシタと抵抗からなる時定数回路や、演
算増幅回路の利用した積分回路、カウンタ回路とその計
数出力を受けるD/A変換回路等種々の実施形態を採る
ことができるものである。このようにランプレートを持
つ高電圧で消去が行われるEEFROMは、前記従来技
術のように一括消去モードしか待たないものであっても
よい。The external control B signal supplied to the storage device can take various embodiments. The configuration in which the high voltage supplied to the source of the memory element to be erased has a ramp rate as described above uses, in addition to the charge dispersion circuit described above, a time constant circuit consisting of a capacitor and a resistor, and an operational amplifier circuit. Various embodiments can be adopted, such as an integrating circuit using the above, a counter circuit, and a D/A conversion circuit that receives the counted output. The EEFROM in which erasing is performed using a high voltage having a ramp rate may be one that only waits for the batch erasing mode as in the prior art described above.
EEFROMを構成するメモリアレイやその周辺回路の
具体的回路構成は、種々の実施形態を採ることができる
ものである。さらに、EEPROM等は、マイクロコン
ピュータ等のようなディジタル半導体集積回路装置に内
蔵されるものであってもよい。The specific circuit configuration of the memory array and its peripheral circuits constituting the EEFROM can take various embodiments. Furthermore, the EEPROM or the like may be built into a digital semiconductor integrated circuit device such as a microcomputer.
この発明は、EPROMに用いられるようなスタックド
ゲート構造の不揮発性記憶素子や、FL0TOX型の記
憶素子を用いる不揮発性半導体記憶装置に広く利用でき
るものである。The present invention can be widely used in nonvolatile memory elements having a stacked gate structure such as those used in EPROMs, and nonvolatile semiconductor memory devices using FL0TOX type memory elements.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、不揮発性半導体記憶素子のコントロールゲ
ートが結合されたワード線と、上記不揮発性半導体記憶
素子のソースが結合されるソース線との間に選択的に高
電圧を作用させてフローティングゲートに蓄積された電
荷をソース線側に引き抜くようにすることにより、部分
的な消去が可能となる。また、消去を行う不揮発性半導
体記憶素子のソースが結合されるソース線の電位を低電
圧から徐々に高電圧に上昇させるランプレートを持たせ
ることにより、フローティングゲートとソースとの間に
過度の強電界が作用するのを防止することができる。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows. That is, a high voltage is selectively applied between the word line to which the control gate of the nonvolatile semiconductor memory element is coupled and the source line to which the source of the nonvolatile semiconductor memory element is coupled, and the voltage is accumulated in the floating gate. Partial erasing becomes possible by drawing out the accumulated charges toward the source line. In addition, by providing a ramp rate that gradually increases the potential of the source line to which the source of the nonvolatile semiconductor memory element that is erased is connected from a low voltage to a high voltage, it is possible to prevent excessive strength between the floating gate and the source. It is possible to prevent an electric field from acting.
第1図は、この発明に係るEEPROMの一実施例を示
す回路図、
第2図は、この発明に係るEEPROMの他の一実施例
を示す回路図、
第3図は、上記EEPROMのデコーダ回路の一実施例
を示す回路図、
第4図に、ソース線に供給される消去用の高電圧を発生
させるランプ電圧発生回路の一実施例を示す回路図、
第5図は、ランプ電圧発生回路のの動作を説明するため
の波形図、
第6図は、ソース線選択回路の一実施例を示す回路図、
第7図は、内蔵される高電圧発生回路の一実施例を示す
回路図である。
XADB、YADB・・アドレスバッファ、XDCR・
・Xアドレスデコーダ、UDCR・・単位回路、YDC
R・・Yアドレスデコーダ、M−ARY・・メモリアレ
イ、PA・・初段増幅回路、SA・・センスアンプ、D
IB・・データ入カバソファ、DOB・・データ出カバ
ソファ、C0NT・・タイミング制御回路、ERC,E
RCI〜ERCn=消去制御回路、MB1〜MBn・・
メモリブロック、LVCI、LVC2・・レベル変換回
路、oSC・・リングオシレータ、G1・・ナントゲー
ト回路、N1〜N3・・インバータ回路FIG. 1 is a circuit diagram showing one embodiment of the EEPROM according to the present invention, FIG. 2 is a circuit diagram showing another embodiment of the EEPROM according to the present invention, and FIG. 3 is a decoder circuit of the above EEPROM. FIG. 4 is a circuit diagram showing an example of a lamp voltage generation circuit that generates a high voltage for erasing to be supplied to the source line. FIG. 5 is a lamp voltage generation circuit. 6 is a circuit diagram showing one embodiment of the source line selection circuit. FIG. 7 is a circuit diagram showing one embodiment of the built-in high voltage generation circuit. be. XADB, YADB... address buffer, XDCR...
・X address decoder, UDCR... unit circuit, YDC
R...Y address decoder, M-ARY...memory array, PA...first stage amplifier circuit, SA...sense amplifier, D
IB: Data input cover sofa, DOB: Data output cover sofa, C0NT: Timing control circuit, ERC, E
RCI~ERCn=erase control circuit, MB1~MBn...
Memory block, LVCI, LVC2...level conversion circuit, oSC...ring oscillator, G1...Nant gate circuit, N1-N3...inverter circuit
Claims (1)
えた不揮発性半導体記憶素子がマトリックス配置されて
なるメモリアレイを含み、上記不揮発性半導体記憶素子
のコントロールゲートが結合されたワード線と、上記不
揮発性半導体記憶素子のソースが結合されるソース線と
の間に選択的に高電圧を作用させてフローティングゲー
トに蓄積された電荷をソース線側に引き抜くようにした
消去動作モードを備えてなることを特徴とする不揮発性
半導体記憶装置。 2、上記ソース線は、複数のブロックに分割されるもの
であり、各ブロック毎に消去用の高電圧が供給されるも
のであることを特徴とする特許請求の範囲第1項記載の
不揮発性半導体記憶装置。 3、上記ソース線はメモリアレイに対して共通化されて
消去用の高電圧が供給され、上記ワード線は複数ブロッ
クに分割されて、各ブロック毎に接地電位レベルにされ
るものであることを特徴とする特許請求の範囲第1項記
載の不揮発性半導体記憶装置。 4、コントロールゲートとフローティングゲートとを備
えた不揮発性半導体記憶素子がマトリックス配置されて
なるメモリアレイを含み、消去すべき不揮発性記憶素子
のコントロールゲートが結合されたワード線を接地電位
として、上記不揮発性半導体記憶素子のソースが結合さ
れるソース線の電位を低電圧から徐々に高電圧に上昇さ
せるランプレートを持たせることにより、フローティン
グゲートに蓄積された電荷をソース線側に引き抜くよう
にした消去動作モードを備えてなることを特徴とする不
揮発性半導体記憶装置。 5、上記ソース線に供給されるランプレートを持つ高電
圧は、周期的なパルス信号によりスイッチ制御されるス
イッチ素子を介して比較的大きな容量比を持つ少なくと
も2個のキャパシタ間で電荷を移送して徐々に立ち上が
る制御電圧に基づいて形成されるものであることを特徴
とする特許請求の範囲第4項記載の不揮発性半導体記憶
装置。[Scope of Claims] 1. A word line including a memory array in which non-volatile semiconductor memory elements each having a control gate and a floating gate are arranged in a matrix, and a word line to which the control gates of the non-volatile semiconductor memory elements are coupled; An erase operation mode is provided in which a high voltage is selectively applied between the source of the nonvolatile semiconductor memory element and the source line to which the source is coupled, and the charge accumulated in the floating gate is drawn out to the source line side. A nonvolatile semiconductor memory device characterized by: 2. The nonvolatile device according to claim 1, wherein the source line is divided into a plurality of blocks, and a high voltage for erasing is supplied to each block. Semiconductor storage device. 3. The source line is shared by the memory array and is supplied with a high voltage for erasing, and the word line is divided into multiple blocks and set to the ground potential level for each block. A nonvolatile semiconductor memory device according to claim 1, characterized in that: 4. It includes a memory array in which non-volatile semiconductor memory elements each having a control gate and a floating gate are arranged in a matrix, and the word line to which the control gate of the non-volatile memory element to be erased is connected is set to a ground potential. This erasing method has a ramp rate that gradually increases the potential of the source line to which the source of the semiconductor memory element is connected from a low voltage to a high voltage, thereby drawing out the charge accumulated in the floating gate toward the source line. A nonvolatile semiconductor memory device characterized by having an operation mode. 5. A high voltage with a ramp rate supplied to the source line transfers charge between at least two capacitors having a relatively large capacitance ratio through a switching element controlled by a periodic pulse signal. 5. The nonvolatile semiconductor memory device according to claim 4, wherein the nonvolatile semiconductor memory device is formed based on a control voltage that gradually rises.
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