JPH02232786A - ニューロコンピュータにおける可変積分パルスによる誤差吸収方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 可変積分パルスによる誤差吸収方式に関し、少ない配線
本数で階層ネットワークを構成する基本ユニソト間での
データの授受を実現できる時分割方式の二二一ロコンピ
ュータにおいて、時分割アナログ入力ニューロンモデル
の加算部における加算実行時間を可変することにより、
例えば、加算値の飽和が生じないようにすることを目的
とし、 アナログ信｝を第１のアナログバスより時分割的に入力
し、積和演算を行ってアナログ信号を第２のアナログバ
スに出力するアナ口グニエーロンプロセノサの集合から
なるニューラルネソトワークと、該ニューラルネソトワ
ークのアナログバスに接続されテストモード時において
、指定された前記アナログバスに固定電圧を発生するダ
ミーノード手段と、テストモード時の第１の状態におい
て曲記第１のアナログバスにダミーノード手段を介して
Ｏボルトを強制的に入力し、前記第２のアナログバスか
らアナログニューロンプロセッサ内で発生さ．れたオフ
セット電圧を検出する誤差測定手段ト、前記各二二一ロ
ンブロセノサのオフセント電圧からテストモード時の第
２の状態において、前記ダミーノード手段から生成され
る固定電圧と乗算されるべき各二二一ロンブロセソサへ
の重みを決め、第２のアナログバスから出力される検出
出力電圧からゲイン利得を計算し前記アナログニューロ
ンプロセッサ内の積分器の積分期間を制御するサンプル
／ホールド（　Ｓ　／　Ｈ　）制御信号のＳ／Ｈパター
ンを構成するディジタル制御手段内のＳ　／　Ｈパター
ン形成手段と、このＳ　／　Ｈパターンを格納するとと
もに前記ニューラルネソトワークの動作を制御する制御
パターンがシーケンサの制御によって順次読み出される
制御パターンメモリとからなるように構成する。

〔産業上の利用分野〕

本発明は、アナログニューロンチップをアナログ時分割
伝送路により結合することで実現されるニューロコンピ
ュータに関するもので、さらに詳しくは、可変積分パル
スによる誤差吸収方式に関する。

〔従来の技術〕

従来の逐次処理コンピュータ（ノイマン型コンピュータ
）では、使用方法や環境の変化に応じてコンピュータの
データ処理機能を調節することが難しいので、適応性を
有するデータ処理方式として、新たに階層ネットワーク
による並列分散処理方式が提唱されてきている．特に、
パックプロパゲーシ９ン法と呼ばれる処理方式（Ｄ．Ｅ
．Ｒｕｅ＋ｅｌｈａｒｔ，Ｇ．Ｅ．Ｈｉｎｔｏｎ，　ａ
ｎｄ　ＲＪＪｉｌｌｉａｓｓ，　　“Ｌｅａｒｎｉｎｇ
Ｉｎｔｅｒｎａｌ　Ｒｅｐｒｅｓｅｎｔａｔｉｏｎｓ　
ｂｙ　ｆ！ｒｒｏｒ　Ｐｒｏｐａｇａｔｉｏｎ　ｌＰＡ
ＲＡＬＬＥＬ　ＤＩＳＴＲＴＢＵＴ［ｉＤ　ＰＲＯＣＥ
ＳＳＩＮＧ，　Ｖｏｌ．ｌ，　ｐｐ．３１Ｂ−３６４，
　Ｔｈｅ　ＭＡＴ　Ｐｒｅｓｓ，　１９８６）が、その
実用性の高さから注目されている。

バック・プロバゲーション法では、基本ユニットと呼ぶ
一種のノードと重みを持つ内部結合とから階層ネットワ
ークを構成している。第３５図に、基本ユニソト１の原
理構成を示す。この基本ユニソト１は、連続ニューロン
モデルに類似した処理を実行する。すなわち、これは多
大力一出力系となっており、複数の入力（Ｙｈ　）に対
しそれぞれの内部結合の重み（Ｗｉｂ）を乗じる乗算処
理部２と、それらの全乗算結果を加算する累算処理部３
と、この加算値に非線形の閾値処理を施して１つの最終
出力Ｘ五を出力する閾値処理部４とを備える。

第３６図は階層型ニューラルネソトワークの構成概念図
である。構成の多数の基本ユニット｛１−ｈ，　　１−
ｉ，ｌ−ｊ−｝が、第３６図に示すように階層的に接続
されることで、入力信号パターンに対応するところの出
力信号パターンが出力されることになる。

学習時には、出力パターンと目的とする教師パターンの
差が小さくなるように、各階層間の結合の重み（ｗｔ　
ｈ　ｌが決定される。このような学習は、複数の入力パ
ターンに対して行われ、多重化される。また、連想時に
は、木カパターンが学習時に入力した完全情報と少し異
なる不完全な情報であっても、学習時の教師パターンに
近い出力パターンが得られることにより、連想処理が可
能となる。

〔発明が解決しようとする課題〕

このような構成のニューロコンピュータを現実のものと
していくためには、階層ネットワークを構成することに
なる基本ユニッ｝１間のデータの授受を、できる限り少
ない配線本数で実現していく必要がある．このことは、
複雑なデータ処理を実現していくために、階層ネットワ
ークの構成をより多層化したり、基本ユニットの数を増
していく必要があるという背景のもとで、どうしても解
決していかなくてはならないｒｓＢの１つなのである。

しかしながら、先に説明したデータ転送方式では、第３
６図に示す階層ネットワークの構成からも明らかなよう
に、２つの眉間の配線本数が極めて多くなることから、
階層ネットワークをチップ化するときに、小さくできな
くなると共に、信頼性を高め．ることかできなくなると
いう問題点がある．例えば、隣接する２つの層の基本ユ
ニット数を同じとし、すべての基本ユニットｌが互いに
接続されるという完全結合を想定するならば、配線本数
は基本ユニット数の２乗に比例して増加することになる
。このように、配線本数が急激に増加してしまう。

本発明は、少ない配線本数で階層ネットワークを構成す
る基本ユニット間でのデータの授受を実現できる時分割
方式のニューロコンピュータにおいて、時分割アナログ
入力ニューロンモデルの加算部における加算実行時間を
可変することにより、例えば、加算値の飽和が生じない
ようにすることを目的とする。

〔！！ｌ題を解決するための手段〕

第ＩＡ図は本発明の亨理ブロソク図である。

ニエーラルネソト１８は第１のアナログバスからアナロ
グ信号を時分割でデジタル重みデータを用いて積和演算
を実行してアナログ信号を第２のアナログバスに出力す
るアナログニエーロンチップの集合からなる。

ｕｆｉＩｌパターンメモリ１２は前記二二一ラルネソト
ｌ８の制御信号のパターンを格納する。

シーケンサ１３は該制御パターンメモリ１２と重みメモ
リｌ４のアドレスを発生する。

重みメモリｌ４は重みデータを格納する。

デジタルｉｌｍ手段１５によって前記ニューラルネ・ノ
トｌ４と制御パターンメモリｌ２とシーケンサｌ３と重
みメモリ１４との全体をＩ４御する．誤差測定手段２０
はダミーノード手段６の出力を０としてオフセット電圧
を測定しＳ／Ｈパターン形成手段１９によってオフセッ
ト電圧とゲイン誤差とからＡＮＰ内の情分２Ｊのサンプ
ル／ホールド時間をｉｌ３１１パターンメモリに格納さ
れるＳ　／　ｌ｛　ハターンに基づいて設定する。

〔作　　　用〕

アナログ入力信号を時分割でアナログニユーロチップに
入力し、この信号と重みデータとの積を取り、この積信
号をそれぞれ加算して得られる積和信号を非線形関数回
路を通して出力することによりアナログニューロンチノ
ブを構成する。このアナログ二二一ロンチソブを複数個
用いて階層ｑ２或いは帰還型のニューラルネソト１８を
構成し、このニューラルネソト１８にシーケンサ１３に
よってアクセスすべきアドレスが与えられた贋，ＩＩ御
パターンメモリｌ２からの出力信号を加える。またニエ
ーラルネノト１８には学習等によって｛４られる重みデ
ータを重みメモリ１４から供給する。そしてニューラル
ネット１Ｂ、Ｉ１寵パターンメモリｌ２、シーケンサｌ
３、重みメモリｌ４をデジタル信号によってｔＡＩＢし
て、時分割アナログ入力信号と時分割アナログ出力信号
とを用いアナログニューロンコンピュータシステムを実
現する．その際に、アナログニエーロンチップ内の加算
部に設けられたコンデンサに充電する時間をサンプル／
ホールド（ＳＨ）信号がハイレベルである範凹の時間を
ヂシタル制御手段１５内のＳ／Ｈパターン形成手段１９
によりＩ４御パターンメモリ内のＳ．Ｈパターン７のパ
ターンの系列を変えることにより調整する。

例えば前段のニニーロンの数が多い時には、サンプル／
ホールド信号のハイレベル時間を短クシて、コンデンサ
に充電される電荷が１つのアナログ入力信号によっては
あまり生じないようにし、その結果、多数のアナログ入
力信号の和をコンデンサによってとることができるよう
にする．これによって入力信号の数が多くなったために
、アナログニューロンプロセッサの加算器部分で、出力
信号が飽和してしまうという問題を解決することができ
゛る。

〔実　　施　　例〕

以下、図面を参照して本発明の実施例を説明する。

第ＩＢ図は本発明のニューロチップから構成されるアナ
ログニューロプロセッサ（ＡＮＪ））１１のデュアルイ
ンラインパッケージの概略図である。

これは、ＭＢ４４４２と呼ばれニューロンモデルの処理
を実行する。内部の閾値処理部はシグモイド関数で置換
したモデルとなっている。アナログニユーロチップはＡ
　Ｎ’　Ｐと呼ばれ、アナログデータを入出力するデバ
イスである。第ＩＣ図は本発明のＡＮＰの内部構成図で
ある。第ｌＣ図に示すようにＡＮＰＩＩはアナログバス
ＢｌとアナログバスＢ２の間に接続される．ＡＮＰ１１
は入力するアナログ信号と重みを掛けるアナログ乗算部
２２、積の和を求めるアナログ加算部２３、和を保持す
るサンプル／ホールド部２４、シグモイド関数の値を出
力する非線形関数部２５よりなる．第ＩＢ図のＡＮＰＩ
Ｉの各端子を説明する。Ａ　Ｎ’　Ｐ１１の内部はアナ
ログ回路部とディジタル回路部から構成されている。十
一６ボルトの端子は、アナログ回路部のオペアンプに供
給される電源端子である＊Ｄ＝ｎ及びＤ。，ｔはアナロ
グ入力信号及び出力信号の端子である。ＡＧＮＤはアナ
ログ回路部の接地靖子である。ＲＥ十及びＲｔ一端子は
アナログ回路部にある積分回路の外付抵抗Ｒの端子であ
り、Ｃｔ＋、Ｃｔ一端子は同じく積分回路の外付キャパ
シタＣの端子である。ＤＧＮＤはディジタル回路部のグ
ランド端子である。＋５ボル１・はディジタル回路部の
電源端子である。ＲＳＴは積分回路のキャパシタの電荷
等のリセットを行うリセソト信号端子である。ＣＳＩ及
びＣＳＯはディジーチェーン用制御信号の入出力端子で
あり、ＯＣはオフセットキャンセル制御信号用端子、Ｓ
／Ｈ端子は、サンプル／ホールド用制御信号端子、ＳＹ
ＮＣは各層の処理に対する同期信号端子、ＤＣＬＫはア
ナログ入力信号の処理を行うための基本クロツク信号端
子、ＷＣＬＫはディジタル重みデータを取り込むための
クロフク端子、ＷＤはビットシリアルで入力するディジ
タル重みデータ用の端子である。

第２図は、本発明のアナログニューロプロセッサ（ＡＮ
Ｐ）の原理構成図である。

別々のＡＮＰ　（図示せず）から時分割的に送られてく
るアナログ入力信号をアナログバスＢｌがらＡＮＰ　１
　１内のアナログ乗算部２２に入力し、このアナログ乗
算部２２ではシフトレジス多２７を介してビットシリア
ルに入力されその後直並列変換されたディジタル重みデ
ータＷＤと掛け算して、アナログ入力信号とディジタル
重みデータとの積を示す積信号を得る。次の、アナログ
加算部２３は、外付けの抵抗ＲとキャパシタＣからなる
ミラー積分回路であって、アナログバスＢ１に接続され
た前段の複数のＡＮＰ　（ＡＮＰの存在する場所をノー
ドと呼ぶ）から時分割で送られるアナログ入力信号とダ
ミーノードから送られる閾値用のアナログ入力信号とか
らそれぞれ得られる積信号の和を求めるものである．次
に、サンプル／ボールド部２４で積信号を所望時間持た
せるためにホールドした後に、さらにそのサンプル／ホ
ールドされた出力を非線形関数部２５を介して変換する
。出力制御部２６では、シーケンスジェネレータ２８の
制御を受けて所定時間遅延させた後に、アナログ出力信
号Ｄ　ｏｕＬをアナログバスＢ２へ出力する。なお、シ
ーケンスジェネレータ２８は内部に供給される制御信号
も生成する。そして、位相Ｕ御部２９では、おもにＡＮ
Ｐ内のアナログ回１１ｇＫとディジタル回路部を接続す
る各スイソチのオンかオフが確実に行われるように、Ｉ
ＩＪＩｌｌ信号の位相を制御するもので、特に、第１の
スイッチがオンのとき第２のスイッチをオフにする場合
それ等のスイッチが同時にオンする場合がないように制
纒信号の位相をＩ１御する。

なお、シーケンスジ工ネレータ２８は、リセソト信号Ｒ
ＳＴ．．ＤＣＬＫＳＷＣＬＫ，ＳＹＮＣ，Ｓ／ＩＩ，Ｑ
Ｃ，ＣＳ　Ｉを後述するマスクコントロールブロックか
ら入力するとともにＣＳＯを出力し、ＡＮＰの内部の制
御信号を生成する。

ニューラルネットワークでは、同時処理により高速演算
を行う必要がある。本発明では時分割データを使ってい
るが、定常状態では、各ＡＮＰがパイプライン的に同時
処理を行う。理想的なニエーラルネットワークでは、ニ
エーロンは他のそれぞれのニエーロンに相互結合した結
線が必要であるが、このままシステムを実現しようとす
ると、配線数が多くなる。そこで、本発明では時分割デ
ータを扱うので、各ＡＮＰ内の積和の処理時間が伸びる
が、それを縦方向に、すなわち同層方向にチップを並列
に並べることで、層内のニエーｄチップを構成するＡＮ
Ｐの同時処理により、その処理時間を改善する．また、
各層ではパイプライン処理が可能で、このことでも処理
時間が小さ《なる。アナログバスに接続した例えば３ｆ
ｉｌの各ニューロチップには、入力が入ってくると、そ
れは３個とも同時に入り３個とも並列に、そのアナログ
電圧に対して、各ＡＮＰが重みとの積を生成し、それを
積分器のキャパシタに電荷として保持する。

そして、次の時間区域で、同じアナログバスのアナログ
入力に対して、各ＡＮＰは重みとの積を形成し積分器の
キャパシタ内に前の時間区域で決まった積に加え込むこ
とになる。前段のすべてのＡＮＰからのアナログ入力信
号に対する重みとの精に対する和が生成された後、その
和はサンプル／ホールドされる。その後、シグモイド関
数を介して出力されるが、これは、ＣＳＩ制御信号入力
時に出力される。そして、出力完了時にＣＳ［が立ら下
がり、その後一定時間遅延後にＣＳＯを立ち上げて、出
力バスの使用権を同一層内の隣接ニューロチップからな
るＡＮＰに与える。

第３図はニューロチソプである基本ユニットの第１の実
施例構成図である。同図の乗算部３２、加算部３３、閾
値処理部３４は連続ニューロンモデルの実行部であるが
、この実施例では出力保持部３５が存在する。具体的に
は、基本ユニット３ｌに接続される複数の入力をＹ　ｉ
　％この各接続に対応して設定される重みをＷｉとする
ならば、乗算部３２は、 Ｙｉ−Ｗｉ を算出し、加算部３３は、 Ｘ＝ΣＹｉ　−Ｗｉ一〇 を算出する。但し、θは閾値である６Δ値部３４はＢ終
一出力をＹとするならば、 Ｙ＝　１／　（１　＋　ｅｘｐ　（−Ｘ）　）　　・・
・−ｆｉｌ式を算出することになる。

ダミーノードから入力される“＋１″という値に１一〇
”という重みをかけて加８１３３でｒ）＜θノの結果が
出力される．従って闇値部３４ではＳ字曲線による変換
だけが行われている。

乗算部３２は、乗算型Ｄ／Ａコンバータ３２ａで構成さ
れ、前段層の基本ユニソト３１から、あるいは後述する
ダミーノ一ドの回路からのアナログ信号（入力スイッチ
部３７を介して入力される》の入力と、その入力に対し
て乗算されるべきディジタル信号の重み情ＩＩ　（後述
する重み保持部３８を介して入力される）との乗算を行
って、得られた乗算結果をアナログ信号で出力するよう
処理するもの、加諒部３３は、積分器で構成されるアナ
ログ加算５３３ａとア，ナログ加算器３３ａの加算結果
を保持する保持回路３３ｂとにより構成される。乗算型
Ｄ／Ａコンバータ３２ａは、Ｄ／Ａコンバー夕の基準電
圧端子にアナログ入力信号を入力し、各ディジタル入力
端子に重みの各ビットをディジタル入力信号として入力
するものであり、結果として、そのアナログ入力信号と
重みとの積を生成する。アナログ加旅器３３ａは、乗算
型Ｄ／Ａコンバータ３２ａの出力と、前回に求められて
保持回路３３ｂに保持されている加算値とを加評して新
たな加算値を求めるもの、保持回路３３ｂは、アナログ
加算器３３ａが求めた加算値をホ・−ルドするとともに
、そのホールド値を前回の加算値としてアナログ加算塁
３３ａにフィードバックさせるものである。これらの加
算処理は制御回路３９より出力される加算制御信号に同
期して実行される。閾値部３４は、アナログの関数発生
回路である非線形関数発生回路３４ａで構成され、入力
に対してシグモイド関数等の非線形信号を出力するもの
である。乗算結果の累算が閾値（一〇）の加算を含めて
終了したときに、保持回路３３ｂにホールドされている
加算値Ｘに対し閾値（一θ）を加えて（１）式のシグモ
イド関数の演算処理を施し、アナログ出力値Ｙを得るも
の、出力保持部３５は、サンプルホールド回路で構成さ
れ、後段層の基本ユニソト３１への出力となる非線形関
数発生回路３４ａのアナログ信号の出力値Ｙをホールド
するものである。

また、３６は出力スイッチ部であり、制御回路３９より
の出力制御信号を受けて一定時間ＯＮすることで、出力
保持部３５が保持するところの最終出力をアナログバス
Ｂ２上に出力するよう処理するもの、３７は入力スイッ
チ部であり、制御回路３９よりの入力制御信号を受けて
前段層の基本ユニノト３１から最終出力からのアナログ
出力が送られてくるときにＯＮすることで入力の受付を
行う。３８はｍみ保持部であり、パラレルアウトシフト
レジスタ等により構成され、重みメモリから送られてく
るビットシリアルの重み信号がバノファ３８ａのゲート
がオープン（制御回路３９による重み入力制御信号がオ
ン）された時に、この重み信号を乗算部３２が必要とす
るビットパラレルの重みとして保持するものである。ビ
ソトバラレルの１みは乗算制御信号が与えられたときに
パラレルで乗算部に与えられる。３９はディジタル回路
部の制御回路で外部からの同期信号から内部の同期信号
を生成するもので、内部のアナログ処理の機能の制御を
実行する。

このように構成されることで、第３図の信号処理構成を
採る基本ユニット３１の入出力がアナログ信号でもって
実現されることになるのである。

なお、乗算型Ｄ／Ａコンバータ３２ａは、ディジタル信
号の重み情報をパラレルで受け取るようにするものでも
よいし、重み情報をシリアルで受け取ってからパラレル
変換するようにするものでもよい。あるいは、重み情報
をアナログ信号で構成するならば、乗算型Ｄ／Ａコンバ
ータ３２ａの代わりに、アナログ乗算器を用いることが
できる。

第４図は１個の本発明のニューロチップ（ＡＮＰ）の実
施例の具体的回路図である。

このユニットでは入力部４２、乗算部４３、加算部４４
、サンプル／ホールド部４５、非線形関数部４６、及び
出力部４７から構成され、ここでは、出力保持回路はな
く、サンプル／ホールド部４５が出力保持の機能も有す
るものとする。

入力部４２はオフセットキャンセル部５１と、１倍のバ
ッファ４９から構成されている。１倍のバ・２ファ４９
は電圧フォロアで、オペアンプの出力を一端子にフィー
ドバックし、十端子に入力電圧を入力することによって
構成される。データ入力はアナログの時分割されたパル
ス信号である。

ＯＣはオフセットコントロール信号であり、これが１の
ときアナログスイッチ６６がオンし、１倍のバッファ４
９には、Ｏ電圧が強制的に設定される。一方、オフセッ
トコントロール信号ＯＣが、０のときアナログスイッチ
６６はオフされ、他方のアナログスイッヂの他方６５が
オンし、データ入力が１倍のバッファ４９に入力される
。すなわち、オフセットコントロール信号ＯＣが１であ
る１合には、ニューロンユニットには０ボルトが強制的
に入力されて乗算口出力までの回路のオペアンプ出力に
生じるオフセット電圧．に対するオフセットのキャンセ
ルの動作を行うようにしている。

アナログスイッチ６５と６６は同図ではＯＣ信号の反転
位相と正相位相でスイッチングの制御が行われているが
、位相ＩｌＩ１１回路によって、同時オンがないように
なっている。以後このことをＯＣが「位相制御された」
という言い方をすることにする。

正負切換回路５２は２つの倍数器をカスケード結合して
構成されている。倍数器では入力抵抗（ＩＯＫΩ）とフ
ィードバック抵抗（１０ＫΩ）によって１０／１０、す
なわち１倍の電圧の反転したものが形成され、それを１
段だけを通すか、２段を通すかによってアナログ電圧の
符号を決定している．その制御信号はディジタル重みデ
ータの符号ビット（ＳＩＧＮ）であり、このＳＩＧＮビ
ットはＭＯＳスイッチ７０のゲートに接続されている．
このＳＩＧＮの制御信号も位相制御されている。符号ビ
ットが１である場合に入力部４２からの入力電圧は第１
段目の倍数器で反転され、さらにスイッチ６７もオンし
ているので後段の倍数器も通り、結果として正相となる
。また符号ビットが０である場合には、反転回路６８を
介して、スイッチ６９がオンとなる。この時スイッチ６
７と７０はオフしているため、入力部４２からの入力電
圧はスイッチ６９を介して後段のオペアンプ７１の一端
子に入力される。従って、前段の抵抗７２と後段のオペ
アンプのフィードバックの抵抗７３とによって倍数器が
形成され、１倍された形で反転される。すなわち、符号
ビットの正負によって入力部４２の入力が、正または負
の電圧として形成され、これが、興奮性と抑制性のシナ
プス結合に従った電圧となる。正負切換回路５２からの
出力は乗算部４３の中にあるＤ／Ａコンバータ５３のＲ
−２Ｒ抵抗回路網の７４の点、すなわち基準電圧端子に
入力される． Ｒ−２Ｒ方式のＤ／Ａコンバータをまず説明する。ＭＳ
ＢからＬＳＢまでのディジタル重みによって内部のスイ
ッチはオンまたはオフをとる。ディジタル値が１である
場合に、電流は右側のスイッチ７５を通って、オペアン
プ７６の仮想接地点７８に流れ込む。オペアンプ７６の
仮想接地点７８は十端子と同じ電圧になるように制御さ
れ、これがグランドであるから仮想的な０ボルトである
。

Ｄ／Ａコンバータ５３においてＲは１０Ω、２Ｒは２０
ＫΩである。スイソチの状態に関わらず、２Ｈの抵抗に
は電流が流れ、ディジタル値の値に従ってその２Ｒに流
れる重み電流が仮想接地点７８の方に流れるかどうかが
決定される．１番右の２Ｒに流れる電流をｉとする。右
から２番目すなわちＬＳＢに対応する２Ｒの電流は１番
右の２Ｒにかかる電圧を２Ｒで割った値であるから２Ｒ
　Ｘ　ｉ　４−２Ｒでｉとなる。従って１番右の横方向
のＲには電流２１が流れる。右から３番目の２Ｒには２
ＲＸｉ＋ＲＸ２ｉの電圧がかかり、これを２Ｒで割るか
ら２１の電流が流れる。以下同様で左に行くに従って４
ｉ，８ｉとなって２のべき乗で増える電流になる．この
２のべき乗になった重み電流をオペアンプの方に流すか
流さないかを決めているのがＭＳＢからＬＳＢである．
従って、デイジタル重みに対応する電流が２のべき乗の
形で仮想接地７８に流れこみ、オペアンプ７６の入カイ
ンピ一ダンスは無限大であるから、この電流がオベ７ン
ブ３−６の帰還抵抗７８に流れる。従って、１）／′Ａ
コンバータの出力電圧■。１は入力電圧をＥとすれば、 Ｅ Ｖｏｕ＆＝ー ｘ　　（ｐ０　＋２ＸＤ，＋２２　　ｘ［），？　・　
・　・　・　＋２　ｈ−’　　Ｘ　Ｄａ．■，》となる
。ここで、Ｄ０はＬ　Ｓ　Ｂで、Ｄ＋．ｉ−１　がＭＳ
Ｂであるとする。すなわち、掛算部４３の出力は等価的
に入力電圧Ｅに重みを掛けた値になっている。

その重み係数はＭＳ’ＢからＬＳＢに入力されるディジ
タル値でｆｉｌ　ｌされることになる。一方、加算部４
４は時分割多重化アナログ信号の各電圧とテ゛イジタル
重みデータとの各積についてミラー積分器を時分割的に
使用することにより累積加箕動作を実行する。そして、
サンプル／ホールド回路４５は、加算結果をサンプル／
ホールドする。

次に加貧部４４を説明する。加算部４４は抵抗Ｒと帰還
キャパシタＣによる積分器である。加算部４４の入力部
には時分割加算制御部５５があり、位相制御されたサン
プル／ホールド信号Ｓ／Ｈ信号が１のとき乗算部４３の
出力電圧がオペアンプの仮想接地点７９に入力され、Ｓ
／Ｈ信号がＯのとき反転回路８０によりスイッチ８ｌが
オンとなって乗算部４３の出力が抵抗Ｒを介してグラン
ドに接続されるので加算部４４帰還キャバジタＣには加
算されないことになる。今、Ｓ／Ｈ信号が１のとき、乗
算！Ｂ４３の出力電圧は抵抗Ｒを介してオペアンプ１０
２の一端子に入力し、入力電圧を抵抗Ｒで割った電流が
仮想接地を介して帰還キャパシタＣの方に入力される．
この後、Ｓ／Ｈ信号がまたＯとなり、乗算部４３と加算
部４４は切り離されるので、乗算！Ｂ４３は次の入力信
号に対し７て、重みデータを掛けることができる。キャ
パシタＣを含む積分回路の帰還回路８２には４つのスイ
ノチを用いてオフセ７トキャンセル機能が付加されてい
る。今オフセットコントロール信号ＯＣが１になったと
すると、スイソチ８３と８４がオンで、８５と８６がオ
フとなる。オフセントコントロール信号ＯＣが０の時に
は、データ入力部４２、データ入力端子ＤＡＴＡ　−　
ＩＮＦｔｌＴに入力電圧が与えられ、それに対応する乗
算！’！１４．３の出力が抵抗Ｒを介してキャパシタＣ
に入力される。この時，スイソチ８５．８６がオンであ
り、キャパシタＣの極性はオペアンプの一端子に接続さ
れている側かー、オペアンプ１０２の出力に接続されて
いる側が十である．次に、゛オフセントコントロール信
号ＯＣが１である場合にはデータ入力は強制的には０に
される。この場合、正負切換回路４２及び乗算部４３の
Ｄ／Ａコンバータ５３を介してもしオフセソトがなけれ
ば、Ｄ／Ａコンバータ４４の出力はＯボルトとなる。し
かし、オペアンプ４９、１０３、７１、１０２があるた
めにオフセット’Ｋ圧が生じ、そのオフセソト電圧が加
算部４４のキャパシタＣに蓄えられる。この場合、前の
オフセントコントロール信号ＯＣがＯである場合と違っ
てスイソチ８３．８４がオンとなり、キャパシタＣの＋
−の極性は逆転する。そのため、入力信号が入力された
時に生じるオフセソト電圧はオフセソトコントロール信
号ＯＣを１にすることにより、キャパシタＣの極性が変
わり、結果として、オフセットがキャンセルされること
になる。本発明では、このように、キャパシタＣの極性
の反転を用いて等価的にオフセットキャンセル機能を有
するように構成されている。なお、スイッチ８７はリセ
ソト信号によって制御され、処理開始時にリセソト信号
が与えられた場合に、キャパシタＣｈの電圧を零にし、
加算部の出力を強制的に０にリセソトするものである。

このＯＣ信号も位相制御されているものとする。

加算部４４の出力はサンプル／ホールド回路４５の入力
となる。サンプル／ホールド部４５では、位相制御され
たサンプル／ホールド制御信号ｓ／Ｈ　ｏｕｔが１であ
る場合に、スイッチ８日を介して加算部４４の出力がキ
ャパシタＣｈに蓄えられる。

Ｓ／Ｈｏｕｃ　ｔｓ御信号が１である場合には、反転回
路９４によってスイッチ９０の制御信号はＯとなり、キ
ャパシタＣｈの一方の端子はグランドに接地されず、ス
イッチ９１がオンになることによりユニットの最終出力
信号がそのスイッチ９１を介してキーヤバシタＣ５に入
力される。すなわち、その時の最終出力信号がオペアン
プ９６の出力端からフィードバックされてキャパシタＣ
転の下側に与えられる。従って、キャパシタＣには、加
算部４４の出力から最終出力信号の値を引いた電圧が保
持される。一方Ｓ／Ｈ．ｕｔＩ１御信号が０のときには
、人イ７チ８９と９０がオンし、キャパシタＣｈの下側
はグランドとなり、結果としてキャパシタＣに蓄えられ
た電圧、すなわち加算部４４の出力から最終出力値を引
いた電圧値がスイッチ８９を介して１倍のオペアンブ９
３の十側に入力され、そしてこのオペアンプ９３はバッ
ファとして働いて、オペアンプ９３の出力がシグモイド
関数の入力となる。また、Ｓ／Ｈ．．ＬＩ１御信号が１
のときスイッチ８８がオンし、キャパシタｃｂには加算
器の出力値と最終出力値との差の電圧が蓄えられている
ときには、スイッチ９２がオンしている。そのためオペ
アンプ９３には０ボルトが強制的に入力される。この時
にシグモイド関数４６及びオベアンプ９６，アナログス
イッチ１００を介してオフセット電圧ΔＶがスイッチ９
１を介してＣ，の下側に入力される。したがってＳ　／
　Ｈ　．，，制御信号が０の時点、すなわちスイッチ８
９がオンでスイッチ９２がオフである場合には、Ｃ，に
蓄えられた電圧、すなわち（加算部の出カーオフセット
電圧Δ■）がオペアンプ９３とシグモイド関数４６を介
して最終出力になるが、Ｓ　／　Ｈ　．．．信号が１に
なると、この時に生成されるオフセット電圧もΔＶであ
るから結果として、オフセット電圧かキャンセルされる
ことになる。

シグモイド関数を生成する非線形関数部は非線形回路選
択制御部があり、位相制御されたＳｅｌＳｉｇ信号を１
にするとスイッチ９５がオンし、シグモイド間数の出力
が次段に入力される。しかし、ＳｅｌＳｉｇ信号が０の
時には反転回路９７を介してスイッチ９８の制御信号が
１となってそれがオンし、シグモイド関数の出力はカッ
トされる．すなわちＳｅｌＳｉｇ信号が０の時には、サ
ンプル／ホールド部の出力電圧がシグモイド関数を介さ
ずに直接オペアンプ９６に入力される。オペアンプ９６
は本質的には出力を一端子に直接帰還する１倍のオペア
ンプでバッファの働きをする。すなわち出力インピーダ
ンスを０にするバッファとなる。

出力部４７には時分割アナログ出力部６４と出力制御部
６３が接続されている。ＣＳＩが１のときにはスイッチ
９９がオンで、スイッチ１０１もオンであるため、オペ
アンプ９６の最終出力値がＯＡＴ＾−０１ＪＴＰＩＪ↑
に出力され、しかもその一端子にフィードバックされて
、オペアンプ９６は１倍のオペアンプとして働く。それ
と同時に最終出力値がサンプル／ホールド部４５にフィ
ードバックされる．一方、ＣＳＩが０のときインバータ
１０４を介してスイッチ１００がオンになり、スイッチ
ｌ０１，９９がオフになる。すなわちオペアンプ９６の
出力はＯＡＴ＾−ＯＵＴＰＵＴ線には出力されないこと
になる。しかし、スイッチ１００がオンすることによっ
て１倍のバッファを形成するようにしているためオペア
ンプ９６の電圧フォロア動作は破壊されることなく実行
される．出力部４７は出力制御入力信号ＣＳＩによって
出力パルス電圧金伝達するかどうかを決める回路である
。このＣＳＩをディレイ回路１０５を介してＣＳＯとし
て出力し、層内の隣接するニューロチソブに対する出力
アナログ信号の時間タイミングを決定することになる。

このため、本発明では出力部４７からのアナログ信号は
時分割で伝達されるため、バス上で他のニューロチ・ノ
ブからのアナログ信号と競合しない。

第５図は第４図において、オフセ・ントキャンセルＯＣ
をＯＣＯ、ＯＣ１、サインＳＩＧＮをＰＮ，−ＰＮ、サ
ンプル／ホールドＳＨをＳＨｌ．１、ＳＨＩＯ、サンプ
ル／ホールドＳ　／　Ｈ　ｏｕｔをＳＨ２１、ＳＨ２０
、シグモイド選択信号ＳｅｌＳｉｇをーＳＩ　ＣＭ，Ｓ
　Ｉ　ＧＭ，ディジーチ工−ン用信号ＣＳＩ　ｔ−　Ｃ
　Ｓ、一ＣＳでの２信号で位相制御を実現する．すなわ
ち、１つのＩｌｌ信号を、それぞれ正相を逆相の２信号
で構成しかつ位相をずらすことにより、これらの制御信
号の正相と逆相でｍｌ御される別のスイッチが同時にオ
ン状態にならないようにした信号にした場合の実施例で
ある。なお、Ｄ／Ａコンバータ５３の出力端に接続され
たキャパシタｃ”ｒ　１抵抗Ｒ　ｔ　はオペアンプ７６
のフィードバソク信号を１〕／Ａコンバータの演算速度
にあわせるためのものであり、ＤＴ＋４−’Ｆには、Ｄ
／Ａコンバータのディジタル入力が加えられる。

第５図で第４図と同一箇所は同一番号を付して説明を省
略する。

第６図は、本発明の可変積分パルスによる誤差方式に基
づく猜分器におけるタイミング図である．データクロソ
クＤＣＬＫと貢みクロソクＷＣＬＫは基本的な動作クロ
ックで、データクロソクＤＣＬＫのハイ状態の半周期間
に高速なｍみクロソクＷＣＬＫが出力される。重みクロ
ツクＷＣＬＫ（ｉｉ号は重みシリアルデータを取り込む
ための同期クロソクである。データクロックＤＣＬＫ信
号はアナログ入力信号に対する処理を行うための基本ク
ロソクである．同期信号ＳＹＮＣは各層において一層内
の各アナログニューロンブロセソサＡＮＰの同期をとる
同期信号である。積分器の出力電圧の変化は下の三角形
で示された部分の波形で示される。積分波形は、サンプ
ル／ホールド制御信号Ｓ　Ｈ　（７）　ハ，Ｉ１／スで
ｆｉｌｌｍされ、このパルスがハイの間、積分の動作を
実行する。すなわち、積分器のキャパシタＣに対する充
電を開始し、このサンプル／ホールドｗ４ｒＩＩ信号Ｓ
ｌ｛のバルスがハイの間は、このキャパシタに徐々に電
荷が蓄積されて電圧は上がるが、サンプル／ホールドｔ
ｉｌｆｌｍ信号ＳＮ｛のバルスがロウとなって遮断され
ると、充電動作を停止する。従って、この積分時間範囲
でのチャージ分だけが意味を持ち、このサンプル／ホー
ルド制御信号のパルス幅をコントロールして積分時間範
囲を縮めたり延ばしたりすることで、入力は同じ電圧だ
が、積分結果としてでてくるものは、サンプル／ホール
ド制御信号のパルスの幅によって比例配分された電圧、
すなわち、入力電圧に積分ゲインを掛けたものとなる．
すなわち、サンプル／ホールド制御信号Ｓ／Ｈのパルス
幅がＰのとき、キャパシタＣに充電される電圧は■．で
あり、サンプル／ホールドＭｍ信号Ｓ／Ｈのパルス幅Ｗ
のとき充電電圧はｖ．′となる。

サンプル／ホールド？ｒ４御信号Ｓ　Ｉ｛が下がり、ス
イソチング制御より積分器のキャパシタの極性が変わり
、オフセット分が加算されている積分出力は反転する。

そして、オフセットコン］・ロール信号ＯＣがハイ状態
でサンプル／ホールド制御信号Ｓ　Ｈが再び立ち上がる
と、オフセソト電ＪＥ　Ｖ　，（ｖｉ＝　’　）がその
キャパシタに加算され、Ｓ　ｔ｛　（ｆｆｉ号が立ち下
がった時点では、結果としてオフセット分がキャンセル
された積分出力値Ｖ，−Ｖ．（Ｖ．　　′−Ｖｂ　　′
）を極性をもどしてサンプル／ホールドされる。

積分時間を可変とする理由はいくつかある。〜イＢ４４
４２のＡＮＰ内の乗算器は固定小数点演算方式のＤ／Ａ
コンバータである。ここで固定小数演算は、小数点の位
置が固定され、有限桁で表す数字表現である。固定小数
点方式を用いると、例えば、数値ビットがｌＯ桁あった
うちの１番左端の桁の左に小数点を置《と、１以上の数
字が表現できなくなる。つまり、乗算器では、入ってき
た電．圧に１以上のものをかけることができないことに
なり入って来た電圧を２倍にして出すということができ
なくなる。入ってきた電圧よりも小さくすることはでき
るが、１以上にコントロールすることはできない。また
、小数点の位置を下げれば、２まで表現でき最大２であ
って、３以上のものは表現できなくなる。そこで、固定
小数点の位置に対応して、積分器のゲインをコントロー
ルする必要がある。また、入力電圧数が沢山あった場合
には、逐次にこれらを加えていくと積分器でオーバフ口
一をおこす。このときには、積分器の方で積分時間をコ
ントロールするようにすればよい。つまり本発明では、
単に重みデータだけで調整できない場合、このＳ／Ｈバ
ルスをコントロールし稜分区間を変化させ、等価的に積
分のゲインをアダブティブに変化できるようにする。こ
のことで、例えば、積分のオーバフローを防ぐことが可
能となり、かつ等価的に重みデータのビット数を多《す
ることが可能となる． ここで、自分がアナログ入力電圧を受け取る場合、送信
側のニューロン数が多いと、重みデータの数は多くなる
。すなわち、自分から見て、１つ前の屑のニューロン数
が沢山あると、そのニュー口ン１個、１個に対して重み
が決まるので、重みの数と自分の前に見えているニュー
ロン数は同じとなる。しかし、重みの数と、自分の目の
前に゛見えているニューロン数とは必ずしも一致しない
構造になる場合がある。それは、スレッシュホールドを
コントロールするために常に１を出すようなダミーニエ
ーロンが存在する場合である。また、このダミーニュー
ロンに重みを設けておくことによって、非線形関数を横
方向にスライドすることができる。このダミーが前層に
あるとすると、次の層からみると、入力電圧の数はダミ
ーを，含めた合計数となる。

このように、本発明による積分時間可変方式を用いると
アナログ積分のオーバフローがおこることを避けること
ができる。

さらに、次のようなことも可能となる。積分器自身の時
定数ＲＣは外付け部品で作るので、そのＲやＣの素子の
精度がばらつくという問題がある。

積分時間を同じにしても、遣うニューロチップでは違っ
た電圧がでることがあり、ごく微小であるがそのバラッ
キによる出力電圧の差を修正する必要がある。つまり、
本発明では、意図的にサンプル／ホールド制御信号ＳＨ
のパルスを延ばしたり、縮めたりしてすべてのニエーロ
チップが同じ積分ゲインを持つようにする。例えば、同
じ入力が入ったときに積分出力が同じ電圧になるように
デジタル１１１手段によって、ｔｕｉパターンメモリの
内容を修正し、サンプル／ホールド制御信号ＳＨのパル
ス幅を調整する。

本発明では、このように、素子レベルで電圧誤差を持っ
たときにそれを吸収し、かつアナログ電圧の飽和による
致命的な問題を回避することが可能となる。重みデータ
はネットワーク全体に波及するところから決められるが
、本発明では、それ以外のローカルなパラメータによる
誤差は、できるだけ素子の身近なところで、ローカルに
吸収する。

次に、階層型ニューラルネットワークを説明する。第７
Ａ図は階層型ネットワークの概念図である。階層型では
左側の入力層の入力ノード１１０から入った入力データ
は順次右側の方向に向かって１方向にだけ処理されてい
く。中間層の各二エーロン１１２は、ダミーノード１１
１を含む前の層の出力をそれぞれ層内の完全結合で受け
るようになっている．入力層に例えば４個の入カノード
１１０があると、それにダミーノードｌ１１の１個かた
され、中間層の各二エーロン１１２からみると入力層は
５つのニューロンに見えている。ここで、ダミーノード
１１１とは、スレッシュホールドをコントロールするも
ので、積和の結果Ｘのシグモイド関数 の値Ｘに一定値−θを加えることによりＸ軸の正方向に
シフトさせた値ｆ　　（Ｘ−θ）にするものである。こ
れはダミーノード１１１に対応する重みをニエーロン内
で変えることと等価であるが、後述するマックスバリュ
ーノード回路を用いて、一定値θを生成している。この
ように、ダミーノードに対する重みを用意しておけば、
閥値を重みで表現することができる。そして出力層のニ
ューロン１１２から中間層はニューロンが４個あるよう
にみえる。入力層に加えられた入力データは、中間層ニ
ューロン１１２、出力ＪＩニューｏ　ン１　１．　２で
重みデータを用いてそれぞれ積和演算を施され、結果と
Ｌ７て出力データを発生する。

第７Ａ図に示した階層型構造のものを本発明のＡＮＰを
用いて実現すると、第７Ｂ図のように、各層間、つまり
入力と中間層との間、中間層と出力層の間、出力層の出
力にそれぞれの独立のアナログバスＢｌ．Ｂ２．Ｂ３を
設けることになる。

縦方向のＡＮＰは全部並列に実行できるという構造にな
る。出力層の出力にはサンプルホールド回ＲＳＨを付け
る。

第８図は階層二エーラルネットワークを実現する本発明
のニューロコンピュータのブロック図である。ニューロ
チップからアナログニエーロンブロセソサＡＮＰ１〜５
を各層に並列に配置し、各ＦＪＩＪＩに独立にアナログ
バス（Ｂｌ，Ｂ２，Ｂ３）を設ける。同図において、Ａ
ＮＰＩ，２．３で中間層を形成し、ＡＮＰ４．ｓで出力
層を形成する。

また、入力段のＡＮＰはなく、入力側にはアナログ入力
信号をタイミングよく入力するためのディジー回路１７
１．１７２が存在する。Ｓ　／　Ｈで示す回路はサンプ
ル／ホールド回路１７３，１７４である。ＡＮＰ１〜５
にはそれぞれ二１ンｌ・ローノレ川のロジソク信号が必
要であるので、マスクコントロールブロソク（ＭＣＢ）
１８１から各層に多くのｔ，ｌ御信号線を送り込む。デ
ー＝タクロツタＤＣ、１，　ＫはすべてのＡＮＰの入力
側のディジー回路ｌ７１と１７２に与えられ、アナログ
処理の基本クロックとなる。重みクロソクＷＣＬＫもす
べてのＡＮＰと入力側のディジー回路１７１，１．７２
に与えられ、重みデータ用の高速クロソクである。

重みメモリブロソク１８５，１８６から各Ａ　Ｎ　Ｐ４
，５及びＡＮＰ１，．２．３にはその重みクロソクＷＣ
ＬＫに同期して重みデータが入力される。

また、同期信号ＳＹＮ’ＣＩは中間層のＡＮＰに与えら
れる層の同期クロックで同期信号ＳＹＮＣ２は出力層の
ＡＮＰに与えられる層の同期クロソクである．ＳＨ１と
ＯＣ１は中間層のＡＮＰに対するサンプル／ホールド制
御信号とオフセットコントロール信号、ＳＨ２とＯＣ２
は出力層のＡＮＰに対するサンプル／ホールド制御信号
とオフセ・ノトコントロール信号である． 左側のブロックであるディジー回路１７’ｌ，１７２は
、入力層に相当する入力側回路である．入力ノード、つ
まり入力層内のニューロンを実現するために、アナログ
信号を時分割でＡＮＰが出すのと同じタイミングで、ア
ナログ入力ボートＯ，ｌより与えられるアナログ入力信
号を回路内に入力しなければならない。つまり、出力層
からみれば、出力層のＡＮＰ４．５は前の中間層のＡＮ
Ｐ１．２．３からアナログ信号をアナログバスＢ２を介
して時分割で受けることを基本動作としている。これと
同じ関係が中間層と入力層にも存在しなければならない
。入力層と中間層の関係は、中間層のＡＮＰから見ると
その前に入力層のＡＮＰがあるように見えなければいけ
ない。このことは、中間層のＡＮＰがアナログバスＢ２
にアナログ信号を出力するタイミングと同じ機能でアナ
ログ入力ポート０，１からのアナログ入力信号に対して
も決まった規則でアナログバスＢ】に出力しなくてはな
らないという制約がある。即ちアナログ入力ボート０，
ｌからの入力信号はアナログバスＢ１に時分．割に乗っ
てくる。アナログ入力ポートＯからのアナログ信号は、
適当なタイミングでアナログバスＢ１に乗るが、そこに
出力した次のタイミングで、アナログ入力ポート１から
の次のアナログ入力信号が同じアナログバスＢ１に乗る
。この同期をとるために一定のタイミングで出される入
力制御信号ＣＳＩをディジー回路１７１が入力し、一定
時間後に、その回路から出力ｖ４御信号ＣＳＯが出され
る。このＣＳ１はマスクコントロール回路１８１のＣＳ
Ｏｉから出力される。ディジ一回路１７１，１７２は一
種の遅延回路である。

各ディジー回路１７１はマスクコントロール１８ｌから
入力詞御信号ＣＳＴを入力すると、自分は縦方向に隣接
する次のディジー回路１７２に対して、アナログ入力ボ
ート１のアナログ出力信号を出すように、ＣＳＯ信号を
次に渡すことになる。

この動作をディジー制御と呼ぶ。

マスクコントロール回路１８１のＣＳＯｌが立ち上がる
と、スイッチ１７５がオンし、サンプル／ホールド回路
１７３に保持されているアナログ入力ボートＯのアナロ
グ入力信号はアナログバスＢ１に乗る。ｃｓｏｉはディ
ジー回路１７１のＣＳ■であるから、これが立ち下がっ
てから一定時間後にＣＳＯが立ち上がる。これはディジ
ー回路１７２のＣＳＩであると同時に、スイッチ１７６
を制御してオンにさせるので、サンプル／ホールド回路
１７４に保持されていたアナログ入力ポート１のアナロ
グ入力信号をバスＢｌに乗せる。階層構造になった本シ
ステムでは、このディジー制御が必要となる。つまり、
アナログ入力信号に対してアナログ入力ボート０からサ
ンプル／ホールド回路１７３を介してアナログバスＢｌ
に出力すれば、次にアナログ入力信号に対してアナログ
入カボート１からサンプル／ホールド回路１７４を介し
て同じアナログバスＢｌに出力させることになる。中間
層の各ニューロンでみているとアナログ入力ボートＯの
アナログ入力信号とアナログ入力ボートＩからの次のア
ナログ入力信号とは時分割で逐次に入ってくる。

各ディジー回路１７１，１７２は、アナログバスＢｌ上
のバス競合を防ぐために、入力制御信号ＣＳＩを特定の
時間だけ遅延させて出力制御信号ＣＳＯを出す。

中間層においても、マスクコントロールブロック１８１
からの出力制御信号ＣＳＯ２をＣＳＩとして受けるＡＮ
ＰＩがアナログ信号を出力したら、ＣＳＯをＣＳ夏とし
てＡＮＰ２に渡すと、次にＡＮＰ２が出力する。ＡＮＰ
２のＣＳＯをＣＳＩとして受けるＡＮＰ３が次にアナロ
グ信号を出力すことになる。要するに、ここではＡＮＰ
Ｉ，２．３の順に出力し、中間層のディジー動作が終わ
る。

これと並行して全ての動作を管理しているマスクコント
ロールブロック１８１は、出力層のＡＮＰ４にＣＳＯ３
を与えるとＡＮＰ４が出力し、出力完了後、ＡＮＰ４が
ＡＮＰ５にＣＳＯを与えるとＡＮＰ５が出力する。

出力層のＡＮＰ４．５からの出力は、それぞれマスクコ
ントロールブロック１８１からＣＳＯ３借号及びＡＮＰ
４からのディジーチェーン用出力制御信号ＣＳＯによっ
てそれぞれサンプル／ホールド回路１７７、１７８でサ
ンプル／ホールドされる。この出力電圧は、アナログ出
力ボート０，ｌからアナログ出力信号として出力される
他、アナログマルチプレクサ１７９で選択された後、Ａ
／Ｄコンバータ１８０でＡ／Ｄ変換され、ＭＰＵ１８２
、メモリ１８３、通信インタフェイスｌ８４から構成さ
れるディジタル制御手段に入力される。そして、ＭＰＵ
１８２で例えば学習時に与えたＭＰＬＩ内に蓄えられた
教師信号と比較し、所望の出力信号であるかのチェック
を行い、この結果に基づいて後述する重みメモリの重み
データを変更する。マックスバリューノード回路１８７
はマスクコントロールブロック１８１からダミーノード
制御信号ＤＣＳＩ，ＤＣＳ２が出力イネーブル１及び２
に加えられるとともに、出力端子はアナログバスＢｌ，
Ｂ２に接続される。

第９Ａ図は第８図に示した実施例にかかる階層型ニュー
ロコンピュータのタイミング図である．各層別に゜その
ｔｕｇ信号線が抜き出して書かれている。まず基本的な
動作クロンクであるデータク口ツタＤＣ．ＬＫと重みク
ロックＷＣＬＫは同一層のすべてのＡＮＰや入力側のデ
ィジー回１１１？ｔ，１７２に同時に入る。

重みクロックＷＣＬＫは、重みのディジタルデー夕をシ
リアルで送り込むためのシリアル同期パルスで、重みメ
モリブロックから重みを読み出すための同期クロックで
ある。どのタイミングで、入力データを取り込むかはそ
れぞれの＄１ｆ１信号で規定する。まず第９Ａ図のタイ
ミングチャートにおいて、ＣＳ０１はマスクコントロー
ルブロック１８１から出力されるディジーチェーン用Ｍ
ｒＢ信号ＣＳＯ　１、すなわちディジー回１７８１７１
へのディジーチェーン用制御信号ＣＳｒである。ディジ
一回路１７１において、ＣＳｉが１番目のアナログ入力
信号をアナログ入力ボート０からサンプル／ホールド回
路Ｓｔ｛１７３を介してアナログバスＢｌに出力させる
。すなわちタイミングチャートの■においてアナログ信
号をアナログバスＢ１に出力させる。この瞬間に、アナ
ログバスＢｌ上に電圧が乗り、ＡＮＰＩ，ＡＮＰ２，Ａ
ＮＰ３はこのアナログ信号に対して並列に積和演算を行
う。

そのＣＳＯがディジー回路１７１を通過し、ＣＳＯが立
ち下がってから所定時間後に次のＣＳＴがのに示すよう
に立ち上がり、ディジー回路１７２にそのＣＳＩが入る
。次のＣＳＩは入力層の２番目のディジー回路１７２に
入る制御信号である。

そしてＣＳＩがハイの間にアナログ入力ボート１からア
ナログ入力信号をサンプル／ホールド回路ＳＨ１７４を
介してＡＮＰＩ．ＡＮＰ２．ＡＮＰ３に入力し、ここで
積和演算を行う。マスクコントロールブロック１８１か
らのＤＣＳ　１は、ダミーノードへのｍｌ御信号である
．各層とも入力の偽にダミーノードからの信号があるの
で（ニューロンノード数→−１）個のノードの形態であ
り、入力層では２入力であるが、各中間層の八ＮＰから
みると３入力であるように見える。これを時間的に説明
すると、２つのＣＳＩと１つのＤＣＳＩで１つのブロソ
クとなるＴＡｔｌ信号である。入力のサイクルは、最初
のＣＳＩから始まり、ＤＣＳ　１のダミーへの入力で終
わる。ダミーノードはマノクスバリューノード回路１８
７であり、その回路はＤＯＳｌが入力されている間アナ
ログバスに固定されたある閾値電圧を出力する。すなわ
ち■で示すようにＤＣＳ　Ｉが立ち上がってからこの電
圧が出力されている間、中間層の各ＡＮＰは通常の入力
と同様に積和演算を行って、その固定電圧が前の２つの
アナログ入力信号の積和演算されたものの結果に加えら
れることになる。すなわち、掛け算後、足し算を実行す
る。ＳＹＮＣＩは、ＣＳＯＩが立ち上がる前のＤＣＬＫ
の立ち下がりでハイとなり、ＤＣＳ　１が立ち・上がっ
てから次のＤＣＬＫの立ち下がりでロウとなる。これは
入力層の同期をとる信号である。ＷＣＬＫが入力されて
いる間でアナログ入力と重みデータの掛け算が行われる
．中間層のＡＮＰに入るサンプル／ホールド信号ＳＨ１
には、２つの山Ｍｌ，Ｍ２が出力されているが、最初の
山Ｍｌの少し前で積をとり山の部分で和を生成し、ホー
ルドする。そして、次の山Ｍ２でオフセット電圧Ｖｂ　
　（第６図参照）を差し引いてサンプル／ホールドする
。このような処理を入力されるすべてのアナログ信号に
ついて順次繰り返し行い、積和の計算が終わる。この場
合はダミーを含めて中間層の各ＡＮＰは積和演算を３回
実行する。これで中間層の各ＡＮＰの処理は終わり、３
入力に対する積の加算までが終了する。

また、タイミングチャートに於いてＤＣＳ　ｌが立ち下
がった直後のＤＣＬＫがハイのとき、アナログ２カボー
ト０、ｌ，ダミーノードから３つの信号について積和演
算した結果が各ＡＮＰＩ，２．３のキャパシタ（第４図
、サンプル／ホールド部４５内のｃｈ）にホールドされ
る。このような動作が基本的に繰り返されることになる
が、中間層と出力層との間にあるアナログバスＢ２にＡ
ＮＰ１の出力信号をいつ出力するかということはマスク
コントロールブロソク１８１から出されるＣＳ０２の信
号の立ち上がりで決まる。

ＳＨＩの下に示したオフセントコントロール制御信号Ｏ
ＣＩはＡＮＰの内部においてオフセソトキャンセルを行
う．すなわち各ＡＮＰは内部的にオペアンプを含むアナ
ログ回路であって、回路自体がオフセントを持っている
ため、このオフセソトをキャンセルするための制御信号
がＯＣ信号である。ＯＣＩに示されるように積和の演算
が１つＬ行される毎に１つのパルスが出され、内部にお
いてオフセソトキャンセルが実行されている。タイミン
グチャートでは■で示すようにＣＳＯ２が立ち上がると
ともにＡ．ＮＰｌからアナログバスＢ２にＡ．ＮＰｌに
ホールドされていた信号が出力し、ＣＳＯ２がハイの間
に出力層のＡＮＰ４が積和演算を行う。■で示されるＣ
ＳＯ２の立ち上がりはその前の入力結果の積和の結果を
出力するタイミングである。

次に、第９図を使って中間層と出力層との間のタイミン
グを説明する。

なお、同図において、中間層からのディジーチェーン制
御信号の出力■，■，■，■及び出力層からの出力■．
■に同期してアナログバス上にあらわれるアナログ信号
は上述した入力層からのディジーチェーン制御信号の出
力■，■．■に同期してアナログバス上に入力されるア
ナログ信号に対して■処理サイクル前の結果が現れるこ
とになる。バイブライン処理の実行は後で説明するが、
タイミングチャートの■で示されるＣＳＯ２の立ち上が
り時において、ＡＮＰＩの出力が出される．■に示され
るＣＳＯ２の立ち上がり時にタイミングチャートＳＨ２
の信号を見るとパルスが２つ出されている。ＳＨ２信号
は第８図のブロック図において、出力層の第１番目のＡ
ＮＰ４に入力されている．すなわちＳＨ２信号の２つの
山のパルスにおいて、ＡＮＰＪ内で和の演算が１つ実行
される。中間層には図に示されるようにＡＮＰＩ，２．
３の３つの中間層のニューロンがあるが、マックスバリ
ューノード回路１８７によるダミーノードが１つ加えら
れ、合計４つのニューロンがあると仮定ざれている。従
ってＳＨ２信号の山２つのパルスが■の部分から見て４
回出力されており、このＳＨ２信号の４組の山のパルス
で中間層のアナログ信号がＡＮＰ４に入力され積和が演
算される．この動作は当然、中間層のＡＮＰが入力信号
に対して積和演算をしているタイミングと同時に行って
いることになり、これはパイプライン処理となっている
。ＣＳＯ２の下の信号は中間層にあるＡＮＰＩのＣＳＯ
の信号で、これは同じ中間層のＡＮＰ２に対するＣＳＩ
である。これが■で示されている部分である。その下は
ＡＮＰ２のＣＳＯでその下はＡＮＰ３のＣＳＩでこれが
■である。その下がＡＮＰ３のＣＳＯであり、その下の
■がダミーノードのＣＳＩであってこれはＤＣＳ２、す
なわちマスクコントロールブロックから出される信号で
ある，ＣＳＩで見ると■，■，■，■の順序でそれぞれ
中間層の．ＡＮＰ１，ＡＮＰ２，ＡＮＰ３、そしてダミ
ーノードのマックスバリューノード回路１８７に入力さ
れる。この間Ｓ　Ｈ　２信号は２つの山を持つパルス信
号を４つ出している。

すなわち、ＡＮＰ４の出力層のニエーロンは入力アナロ
グ信号と重みとの積を４つ分加えることになる。■の部
分でＡＮＰＩにＣＳＩが入力している時にはＡＮＰＩか
らアナログ信号が中間層と出力層の間のアナログバスに
信号が出され、これがＡＮＰ４に入力される。そしてこ
の時、対応する重みデータがＡＮＰ４に入力され、それ
と共に積が実行され、Ｓ　Ｈ　２信号の第１の山で加算
され、第２の山でサンプル／ホールドされる。そしてζ
の計算が終わると、ＡＮＰＩからＣＳＯの信号が立ち上
がり、これがＡＮＰ２のＣＳＩとなる。これが■の状態
であり、この時重みデータとアナログバス上のデータと
が掛け算され、和が計算される。■が立ち下がったあと
所定時間後にＡＮＰ３へのＣＳｌがハイとなり■で示す
ようにＡＮＰ４で積和演算が行われる。このような積和
の演算がＡＮＰＡ内で計算され、■のところでマックス
バリューノード回路１８７から出力．される固定電圧が
ＡＮＰ４に入力され、これが内部のいままで蓄えられた
積和に加えられることになる。

以上の動作は出力層のＡＮＰ５に対しても並行して行わ
れる．ここに同時処理がある，ＡＮＰ４で計算された積
和演算の結果が出力層に接続されたアナログバスＢ３に
出力されるタイミングはマスクコントロールブロック１
８１から出されるＣＳＯ３の立ち上がりである．マック
スバリューノード回ｖｓ．１８７がアナログバスＢ２に
出力するための制御信号がＤＯＳ２であって、これが■
に対応する。このＤＣＳ２までは中間層における計算結
果を出力するまでの動作である。タイミングチャートの
これよりも下に書いてある信号に対しては同じような動
作であり、中間層とカスケードに接続された出力層側の
動作を規定する信号パルスである。ＣＳＯ３が立ち上が
ると、ＡＮＰ４で計算された積和演算の結果が出力され
ることになる。

出力層ではＡＮＰ４、ＡＮＰ５の２個が出力される。な
お、例えば■のＣＳＯ２の立ち上がりは、ＡＮＰＩに入
る信号で、この立ち上がりはＤＣＬＫよりも遅れている
。これはアナログ入力信号とディジタルロみデータとの
積演算を行う場合、ＷＣＬＫでディジタルデー夕を読み
込む時にシリアルであって、これを内部でパラレルに変
換するディジタルデータの読み込み時間とアナログ入力
信号がＤ／Ａコンバータすなわち乗算処理部に到達する
までの時間を考慮してＣＳＯ２の立ち上がりを遅らせて
いるからである。すなわち、最初の頭の部分でズレてい
るのは、データの呼び出し、つまりシリアルデータの読
み込み時間が含まれている。データがセットし終わるの
はＤＣＬＫの立ち上がりから、しばらくたった時間すな
わちＷＣＬＫで１６サイクル後である。アナログ乗算の
開始時間はＣＳＯ２が立ち上がってからＷＣＬＫで８サ
イクルたった後である． 第１０図は、ディジタル重みデータの続み込みタイミン
グを示すタイミングチャートである。同図において、マ
スタクロックＭＣＬＫ，同期信号ＳＹＮＣＳ重みクロッ
クＷＣＬＫ，データクロックＤＣＬＫ、実際の重みデー
タＷＤＡＴＡが示されている．重みデータＷＤ八ＴＡは
重みメモリからピントシリアルで読み出され、１６ビ・
ノトがシリアルに一入力される．Ｓはサインビソトで、
Ｂ１４〜ＢＯまでが数値ピントである。同図において重
みデータＷＤＡＴＡのＢ８、Ｂ７，Ｂ６の部分が重みク
ロックＷＣＬＫとの対応として図の下方に拡大された形
で表現されている．重みクロソクＷＣＬＫは周期が２５
０　ｎｓｅｅでデューティ比５０％になっている。ＷＣ
ＬＫｅ立ち下がりからシーケンサ内部にあるアドレス更
新用のカウンタの伝播遅延時間後に爪みメモリにアドレ
スが与えられる。即ち重みメモリ　（ＲＡＭ）のビソト
ｎのアドレスは瓜みデータＷＤＡＴＡのビット７が格納
されているｍみメモリのアドレスである。このアドレス
が確定した後、ｔＡＡ時刻後にビット７が読み出されて
いる。ビット７からビント６への変化は重みクロックの
次の周期への変化によって決まり、ビット６は次の周期
で読み出されている。重みデータの１６ビットはＡＮＰ
に入力され、ＡＮＰに入力されるアナログ電圧との積が
内部のＤ／Ａコンバータによって計算されるので、アナ
ログ電圧の入力開始は、データクロソクＤＣＬＫからの
立ち上がりからずっと後に入力される，即ち、アナログ
入力電圧は入力されてからＤ／Ａコンバータに到達され
るまでの時間があるのでその時間とディジタル重みデー
タが内部にセットされる時間とを刊御し、重みデータの
到着時間とアナログの到着時間がちょうど一致するよう
にアナログ電圧を入力する必要がある。

例えば、アナログ入力電圧の立ち上がりは、重みデータ
のＢ７あたりから立ちあげ、重みデータのＢＯが入力さ
れ、その後すべての重みデータが内部で確定した頃にそ
のアナログ値との乗算がスタートするように時間の制御
をとる必要がある。

そして加算はＤＣＬＫが次にロウになる期間で行われる
。

ＡＮＰの動作時間は、ＳＹＮＣ信号とＷＣＬＫ、及びデ
ータＤＣＬＫで規定される。そしてアナログ入力電圧は
ＡＮＰの入力端子からディジタμ・重みデータと積を実
行するＤ／Ａコンバータ迄の電圧到達時間等にかなりの
時間誤差があるので、マージンを見込んでＣＳＩの立上
りはＤＣＬＫの立上りより遅れたところから始まること
になる。

１１ｌＡ図はマスクコントロールブロソク１８１の構成
図である。マスクコントロールブロソク１８１はすべて
の制御信号を総括する部分である。

主要な構成要素は外部パスインタフェイス回路２００、
ｉ［ｌＩパターンメモリ２０１及びマイクロプログラム
シーケンサ２０２とマイクロコードメモリ２０３、アド
レス作成部２０４である。外部パスインタフェイス回路
２００は、ＭＰＵ等に接続するためのインタフエイスで
アドレス線２０５、データ線２０６及び制御信号線２０
７に接続されている．外部パスインタフェイス回路２０
０の上位アドレス比較回路２０８、レジスタであるＤ−
ＦＦ２０９はそれぞれＭＰＬＪ等から与えられる」二位
アドレスをデコードし、上位アドレスが予め定められた
番地である場合に、下位アドレスとデータをそれぞれＤ
−ＦＦ２０９，２１１にタイミング回路２１４からのラ
ソナ信号をトリガとしてセットする。そのアドレスとデ
ータはそれぞれバスドライバ２１０と２１２を介して、
内部アドレスバスと内部データパスを介して内部に入力
される。

そのアドレスはマイクロコードメモリ２０３を参照して
、マイクロコードをデータパスを介してＭＰＵ側から書
き込む場合等に利用される。また下位アドレスはバスド
ライバ２１０を介してマイクロコードアドレスをマイク
ロブログラムシーケンサ２０２にも渡され、ＭＰＵ側か
らの特定なアドレスで制御パターンメモリ２０１を参照
できるようにしている。

ＭＰＵあるいは主記憶からのデータはデータ線２０６を
介してＤ−ＦＦ２１１にラッチされた後、バスドライバ
２１２を介してマイクロコードメモリ内のセバレー｝　
Ｉ／ＯＲＡＭ２　１　３あるいは、制御パターンメモリ
２０１内のセバレー｝Ｉ／ＯＲＡＭ２１５，２１６に加
えられる．ＭＰＵ或いはメモリからのデータストローブ
信号が制御信号線２０７を介してタイミング回路２１４
に加えられるとアクノリッジ信号を返送する通信方式で
、アドレスやデータの送受信に関する制御が行われる。

タイミング回路２１４はＤ−ＦＦ２１１，Ｄ−ＦＦ２　
０　９へのラッチタイミングやＷＲ信号を介してマイク
ロコードメモリ２０３，ｍｌ御パターンメモリ２０１へ
の書き込みタイミング等を制御する。

第９図のタイミングチャートに示されるようなニューロ
チソブに与える複雑な制御信号の′ｌ”″０”パターン
は、制御パターンメモリ２０１に１周期分格納され、そ
の１周期分のパターンをマイクロブログラムシーケンサ
２０２の制御に従って制御パターンメモリ２０１から読
み出すことによって生成する。例えばリセット信号Ｒｅ
ｓｅｔ　，データクロックＤ　Ｃ　Ｌ　Ｋ．重みクロッ
クＷＣ　Ｌ　Ｋ，ＣＳＯＩ，ＣＳＯ２，ＣＳＯ３やＳＹ
ＮＣＩ、ＳＹＮＣ２、ＳＨＩ，ＳＨ２、ＯＣＩ，ＯＣ２
等のＩＩＪ御信号はセパレートＩ／ＯＲＡＭ２　１　５
から続出され、パターンに付随する制御情報つまりシー
ケンス制御フラグは第２のセパレートＩ／ＯＲＡＭ２１
６から読み出される。例えば制御パターンメモリ２０１
は１０００１１０００１というバタ一ンが格納されてい
る場合には、“ｌ，０”ビソトのパターンであるから、
この＠１．０″ビットのパターンを繰り返すように制御
パターンメモリ２０１のアドレスを制御すれば、このパ
ターンの繰り返しがｔＪｆｌｌパターンメモリ２０１か
ら読み出されることになる．すなわち制御信号のパター
ンは非常に複雑なパターンであるので、これらのパター
ンを予めこのセパレートＩ／ＯＲＡＭ２　１　５に格納
しておき、そのセパレートＩ／ＯＲＡＭ２１５のアドレ
スをマイクロプログラムシーケンサ２０２の制御に従っ
て指定することによって順次そのビットパターンを出力
する構造になっている．よって、幾つかの同じパターン
を繰り返ずことになるので、その繰り返しをどのように
実現するかはアドレス制御に従う。この１周期分のパタ
ーンをオリジナルパターンと呼ぶことにする。オリジナ
ルパターンを繰り返すためには、マイクロブログラムシ
ーケンサ２０２に制御パターンメモリ２０ｌからの特定
な情報をフィードバックする必要がある。すなわち第２
のセパレートＩ／ＯＲＡＭ２１６内のシーケンサコント
ロールフラグを条件入力としてマイクロプログラムシー
ケンサ２０２に入力することにより、マイクロプログラ
ムシーケンサ２０２は第１のセパレートＩ／ＯＲＡＭ２
１５内のオリジナルパターンの入っている先頭アドレス
に戻るように制御する。このことにより、オリジナルパ
ターンの繰り返しが実行される，すなわち、マイクロプ
ログラムシーケンサ２０２はその条件が満たされるまで
汎用ボート出力線２０２−１を介してセパレートＩ／Ｏ
ＲＡＭ２　１　５へのアドレス信号を逐次に生成する。

通常はこのアドレスはインクリメントされるがオリジナ
ルパターンの最終になったという条件が満たされると、
そのオリジナルパターンが格納されている先頭アドレス
に戻るようにする。結果として特定なパターンが繰り返
しセパレートＩ／ＯＲＡＭ２　１　５から制御パターン
が出力される。

第１１Ｂ図は、マスクコントロールブロック１８ｌを制
御するメモリ２０１及び２０３内の情報の相互関係であ
る。同図において、Ｉｌｌｇｌパターンメモリ１が第１
のセパレートＩ／ＯＲＡＭ２　１　５に相当し、制御パ
ターンメモリ２が第２のセバレト！／ＯＲＡＭ２　１　
６に相当する。マイクロコードメモリ２０３内には、シ
ーケンサ２０２の制御コードが記憶され、主に、Ｊｕｍ
ｐ命令とＲｅｐｅａ　ｔ命貨が格納されている。アドレ
スの増加方向にみて、特定なアドレスにＲｅｐｅａ　ｔ
命令があり、この反復命令に従う制御パターンメモリ内
のパターン１の繰り返し数は制御パターンメモリ２の対
応するアドレスに格納され、例えば「１０」であるとす
れば、１０回の反復を実行することになる。このように
して、アドレスが増加し、マイクロコードメモリノＪｕ
ｉｐ命令に来たときに、マイクロコードメモリ２０３内
の第２のＪｕｍｐで５００Ｈに飛び、Ｐａｔｔｅｒｎ２
を出力する。Ｐａｔｔｅｒｎ　２を５回繰り返すと、マ
イクロコードメモリ２０３内の第３のＪｕｍｐで、再び
’ＩＯＯＨＪに飛び、Ｐａｔｔｅｒｎ　１を出力するこ
とになる。このようにして、オリジナルパターンが繰り
返されて、制御パターンメモリ１から読み出される。

？の制御パターンメモリ２０１を参照するアドレスの読
み出しクロソクに同期してＷ　Ｃ　Ｌ　Ｋが作られてお
り、重みメモリ１８５，１８６からＷ　ＣＬ　Ｋに同期
して情報が読み出される。重みメモリ１８５、１８６へ
のアドレスはアドレス作成部２０４のアドレス１及びア
ドレス２から出力されるアドレス信号によってアクセス
される。アドレス１とアドレス２はそれぞれ、中間層と
出力層に対応して分離している。中間層にあるＡＮＰに
与えるべき重みデータはアドレス１によって指定される
重みメモリ１８５から読み出され、出力層へのＡＮＰへ
の重みデータはアドレス２によって指定される重みメモ
リ１８６から読み出された内容である。各アドレスは重
みメモリ１８５．１８６の内容が重みデータの各ピント
をアドレスが増す方向に１ビットずつ格納されているの
で、アドレスカウンタ２１７■　２１８へのカウント制
御｛ご号がマイクロブログラムシーケンサ２０２から与
えられる必要がある。そのアドレスカウンタ２１７，２
１８によってこのアドレスがバスドライバ２１９，２２
０を介して次から次へと重みメモリ１８５，１８６への
アドレス信号として、インクリメントして与えられる。

そして複数の重みデータがその重みメモリ１８５．１８
６から読み出される．第１のセパレートＩ／ＯＲＡＭ２
　１　５からＷＣ１＝　Ｋとマイクロプログラムシーケ
ンス２０２からのカウンタ制御信号がアドレス作成部２
０４内のアンド回路２２１、２２２に加えられている。

カウンタ制御信号がハイのとき、ＷＣＬＫによってアド
レスカウンタは更新され、ＷＣＬＫの１〜１６ビットま
ではアドレス力ウンタ２１？，２１８をインクリメント
する。そして、残りのＷＣＬＫ１７〜２６ビットに対し
ては、カウンタ制御信号をロウとすることによりＷＣＬ
Ｋをインヒビソトとしてアドレスカウンタ２１７，２１
８のインクリメントを停止する。そして、ＳＹＮＣＩ、
ＳＹＮＣ２に同期して、それぞれ力ウンタリセソト信号
をマイクロプログラムシーケンス２０２からアンド回Ｉ
ｍ．２２１，２２２に送出して、アドレスカウンタ２１
７、２１８をリセノ卜する。このことにより、重みメモ
リ１８５，１８６のアドレスを先頭アドレスに戻ス。な
お、マスクコントロールブロソク１８１から出力される
モード信号は、重みメモリの通常使用、すなわち重みメ
モリをＭＰＵデータパスから切り離し重みデータをＡＮ
Ｐに与えるモードと、重みメモリをＭＰＵデータパスに
接続し、ＭＰＵから重みメモリを参照するモードを形成
するためのものである。

モード信号は、ＭＰＵからのデータの下位ビットが、下
位アドレスの１ビットとタイミング回路２１４からの書
込み信号からＷＲをアンド回路２２３にて生じるアンド
信号をトリガとしてフリソプフロソプ２２４にセソトさ
れることにより形成される。このモード信号がＯのとき
重みメモリは通常使用となる。

書込み信号ＷＲと内部アドレスバスの１ビットがアンド
回路２２３を介してフリソブフ口ノブ２２４のクロソク
端子に入力され、内部データパスのＬＳＢがフリソプフ
ロソブ２２４のデータ端子に入力される。上位アドレス
を比較回路２０８でマスクコントロールブロック１８１
が選択されているかを判定し、選択されている場合、下
位アドレスとデータをＤＦＦ２０９，２１１に取り込む
．このような、インクフェイス動作はＭＰＵに接続され
る他のデバイスに対しても同様に行われるがｍみメモリ
は通常ＡＮＰに対し重みデータを供給しているので、Ｍ
ＰＵのデータパスに直接接続するとバス競合が生じる。

これを防ぐために、内部データパスのＬＳＢがフリソブ
フロソプ２２４に取り込まれた時はモードを１として、
重みメモリを後述するようにチップセレクトしないよう
にして、重みメモリからデータパス上にデータが生じな
いようにする。内部アドレスバスが所定タイミングにお
いて、内部アドレスバスによって、マイクロコードメモ
リ２０３と制御パターンメモリ２０ｌのいずれかのアド
レスを指定し、そのアクセスされたアドレスに内部デー
タパスから所望のデータを書き込む．これにより、マイ
クロプログラムシーケンサ２０２やマイクロコードメモ
リ２０３、セパレートＩ／ＯＲＡＭ２　１　６に記憶さ
れたプログラムを変更するか、セバレー｝Ｉ／ＯＲＡＭ
２１−５に記憶された制御パターンを変更する。

第１２Ａ図はこの重みデータメモリ２３０のデータ格納
構成図である。同図において列方向の８ビットは同じア
ドレスに入った８ビットデータの情報であり、各ビット
は下からＡＮＰＩ，ＡＮＰ２・・・ＡＮＰ８に与えられ
る。行方向はアドレスが異なり、図に示すように左に行
くほどアドレスが増加する方向となっている。重みデー
タはサインビットを含めて１６ビットであるからこれを
アドレスの小さい方向から大きい方に向かって格納する
。ＭＳＢは、サインビットで、それ以外の１５ビットは
数値ピントである。マイクロプログラムシーケンサ２０
２からアドレスがＷＣＬＫに同期してインクリメントさ
れると、重みデータの１ワード分、すなわち１６ビット
がＭＳＢから順にＬＳＢまで読み出されることになる。

８個の複数のＡＮＰに同時にこれらの重みデータが渡さ
れる．このようにアドレスの増加する方向にデータが格
納される構造になっているため、この重みデ−タに対す
るアドレスのカウンタが必要となる。

すなわち、ＭＳＢからＬＳＢの重みデータデー夕の１ワ
ード分がカウントされたら、１個分の重みデータになる
ようにカウントされる制御が必要となる。このｔｉｌｌ
はやはりマイクロプログラムシーケンサ２０２で行って
いる。

第１２Ｂ図は重みメモリブロック１８５，１８６具体的
回路である。メモリ２３０はＭＢ　８　４　６４Ａ−７
０というＲＡＭである。出力はＡＮＰＩ〜ＡＮＰ８に対
応する８ビットである。基本的にＭＰＵのバスから見た
バス信号線とマスクコントロールブロック１８１から見
えるアドレス１と２のどちらかを使う。アドレスｌと２
は前述した第１１Ａ図のアドレス１と２である．このア
ドレスｌと２はＷＣＬＫに同期してインクリメントされ
る形で入力される。８ビットのデータは同時に読み出さ
れ、各ビットはＡＮＰＩ〜ＡＮＰ８に対して同時に与え
られる。

モード信号がＯのときアンドゲート２３３を介して、重
みメモリ２３０はチップセレクトされ、このとき、マイ
クロプログラムシーケンサ２０２からのアドレス１．２
がマルチプレクサ２３４で有効となる。そして、重みメ
モリ２３０から重みデータがＡＮＰ　１〜８に送られる
。一方、反転回路２３１の出力は、ハイであるからトラ
イステートバストランシーバ２３２はディスイネーブル
状態となって重みメモリ２３０の出力はＭＰＵへと出力
されない． ＭＰＵに出力する場合には、モード信号を１にして、Ｍ
ＰＵからの適当なアドレス情報によって、アドレスデコ
ーダ２３５を介してメモリ２３０をチップセレクトし、
メモリ２３０にＭＰＵからアドレスを与える。モード信
号が１のとき、ＭＰＵバスへの読み出しまたはバスから
メモリ２３０への書き込みの制御すなわちリードライト
の方向は、ＭＰＵからアンドゲート２３６を介して来る
データ線の読み出し信号Ｒｅａｄ　Ｓｉｇｎａｌによっ
て決められる。

次に学習のアルゴリズムについて説明する。

第１２ｃ図は本発明に利用されるバックプロバゲーシ１
ンという学習アルゴリズムのフローチャートである。学
習は次のように進められる。本発明のニューラルネノト
ワークすなわち、ＡＮＰの集合によって構成される階層
型ネットワークの入力に学習すべき完全情報がＭＰＵか
ら図示しない入力制御回路を介して入力される。そして
、その入力信号は入力側回路、中間層及び出力層を介し
てネソトワーク出力にＡ／Ｄコンバータを介した＃＆　
Ｍ　Ｐ　Ｕに与えられる，ＭＰＬＩ側の主記憶内に学習
アルゴリズムが存在する．　Ｍ　Ｐ　！．．．．！内は
、教師信号を主記憶から取り入れ、ネソトワークの出力
と教師信号との誤差を調べる。もし、その誤差が大きけ
れば、ＭＰＵは、ネットワークが正しい出力を出す方向
に、ネントワークの接続の強さである重みデータを変え
ることになる。この重みデータは重みメモリ２３０を介
して各層のＡＮＰに加えられる。

重みデータが学習アルゴリズムによって更新される場合
、第１２Ｃ図のバックプロバゲーシ８ン学習アルゴリズ
ムに従うことになる。学習アルゴリズムがスタートする
と、ＭＰＵは出力層の１．．番目のニヱーロンＡＮＰＬ
は教師信号ＹＩ．と、現在の出力ＹＬとの誤差を求めて
それをＺＬに代入する。出力ＹＬは、ニューロンＡＮＰ
，　の出力であるから、例えばシグモイド関数を非線形
素子として使うならば、この非線形関数の出力値として
出されたものである。従って、ニューロンＡ　Ｎ　Ｐ　
＋において、誤差ＺＩ４を非線形関数の入力側に誤差伝
播する必要がある。誤差伝播を行う場合、，エネルギー
関数、すなわち誤差信号の２乗に１／２を掛けたエネル
ギー、すなわち ＥＬ　　−１／２　　（ＹＬ　　−ＹＬ　　）　　”の
非線形関数入力Ｘ，に対する偏分、７すなわちは次のよ
うに変形できる。

＝　　（ｙＬ　一Ｙ．）　　・　ｆ（ＸＬ　）となる。

ここで、非線形関数ｆ（Ｘ，）がシダモイド関数である
とするならば、 となる。一方、エネルギーＥＬに対する重みＷＬ５の変
分は次式で与えられる。

このシグモイド関数の微分ｒ”（ｘＬ）を変形すると、 ？　　’　　（ＸＩ．　　）　　＝Ｙｉ．　　（Ｉ　　
　ＹＬ　　）となる。これはフローチャートの８２に示
されるＶＬである．従って、δすなわちエネルギーの非
線形関数入力ＸＬに対する偏分はＶ，ＸＺ．とな峠、、
すなわちＳ２に示されるＵＬとなる．このエネルギーの
非線形関数入力に対する誤差分δをさらに中間層へ逆伝
播させる必要がある。

中間層の第Ｋ番目のニヱーロンをＡｋとする。

Ａｋの出力はＹヶとする。出力層のニエーロンＡＮＰＬ
の非線形関数入力ＸＬはすべての中間層にある二１−ロ
ンの出力（　ｙ　ｌ　　・・ＹｋＭＡＸ）までのそれぞ
れに重みＷ■を掛けた積和で表現される。

従って、ＸＬの重みＷいに対する偏分け？なる。すなわ
ちＳ３のＴＬヨは ９Ｅ． ａＷｔｍ を表現しているもので、エネルギーの重みに対する偏分
である。従って、この’ｒｔｘを重みの変化分ΔＷとす
ればよいが、収束を早めるために８４に示されるＩＩ式
の第２項を加えて、次のような漸化式にして重みを修正
する。

ΔＷＬｋ＝αＴｔｒ　＋β・ΔＷ，，ｌＷＬ．＝Ｗ，　
ｌＩ＋ΔＷＬｋ ここで、α，βは定数である。今、出力層の特定なニュ
ーロンＡＮＰＬに注目しているが、このＡＮＰＬは中間
層のニューロンにすべて接続されているものとするなら
ば、各Ａ　Ｎ　Ｐ　ｔに対してＫを１からＫＩＩ■まで
繰り返す必要がある。これがフａＷｔｍ　　　’ａＷＬ
　ｍ　　　ｋ ？ーチャートのＲ１に示す繰り返しで、中間層のニュー
ロン数Ｋ　ｍｍウだけ繰り返すことになる。この繰り返
しが終わると出力層の特定なニューロンＡＮＰＬに対す
る逆伝播が終了することになる。

従ってこれをすべての出力層のニューロン（ＡＮＰ．，
ＡＮＰ２　，　　・・・，ＡＮＰＬ．■）に対して行う
必要があるため、フローチャートのＲ２に示すように、
Ｌを１からＬＩＩ．，ｌまで繰り返すことになる。すな
わち、最終出力層のニューロンの数Ｌ，■だけ繰り返す
ことになる。

次に今度は中間層から入力層に向かって学習することに
なる。アルゴリズムはほぼ同様であるが、誤差信号は教
師信号と出力電圧との差で表現できず、Ｓ５の式になる
．すなわち、Ｚｌｌが中間層のＫ番目のニューロン、Ａ
ｋの出力誤差信号に対応する項となる．これは次式によ
って明らかである。

？なる。従って、Ｓ５のＺｋのインデソクスしに対して
−１からしい■まで、すなわち出力の数だけ繰り返す（
Ｒ３）ことによって中間層の誤差信号分ｚ，ｌが計算さ
れる。その後は中間層と出力層との間のアルゴリズムと
同じである。すなわち、まず、シグモイド関数の微分値
Ｖｍを出し、それを用いてＵＩＩ、すなわちエネルギー
の非線形関数入力に対する変化分を８６で求める。Ｓ７
でそのＵｋを用いて入力層の出力、Ｙ，との積Ｔｋｊを
求める。これを重み変化分の主要部として、Ｓ８に示す
ように収束を早めるための第２項を加えて、ΔＷｋｊを
求め、前の値Ｗｋ　，にそのΔＷｋｊを加えて新たなＷ
ｋ，とする。これが重みの更新である。この重みの更新
を入力数Ｊ■８だけ繰り返す（Ｒ４）．すなわちｊ−１
からｊ。．ｔまで繰り返すことによって入力層と中間層
の間の重みが更新されることになる。なお、Ｓ５の２１
は中間層の出力の誤差信号に対応するものであって、こ
れは出力層のエネルギーの関数入力値に対する偏分ＵＬ
を後ろ向きに逆伝播した形で表現され、ＷＬｘは中間層
と出力層との重みが定まって初めて定まるものである。

すなわち重みの更新に対する計算は出力層のニューロン
Ａ　Ｎ　Ｐ　Ｌから始めて中間層のニューロンＡＮＰＫ
に移り、中間層のニエーロンＡＮ　Ｐ　Ｋではその重み
変化分ΔＷはその前段のΔＷが決まらないと計算できな
いものとなっている。

従って最後の入力層まで遡って始めて計算が可能となる
ところからこの学習はバックプロバゲーシジンと呼ばれ
ている。

パックプロバゲーションによる学習は学習用のデータを
完全情報として入力し、結果を出力する前向き動作とそ
の結果のエラーを小さくするようにすべての結合の強さ
を後ろ向きに変えることになる。その為、この前向き動
作も必要となる。この前向き動作において本発明のアナ
ログニエーラルネットＭ％が有効に利用される。また、
出力値を逆伝播するアルゴリズムはＭＰＵで実行される
。

なお、シグモイド関数でない非線形である場合には、そ
の非線形の微分値が異なる．例えばｔａｎｈ（Ｘ）であ
るならば学習アルゴリズムは第１２０図のように、非線
形の微分結果は、出力層では■，＝１−ＩＹＬＩとなり
（３２”）、中間層では■，＝１−ＩＹｋ　Ｉ　　（Ｓ
６’）となる。

その他は、第１２Ｃ図と同じ参照符号をつけて説明を省
略する。

第１３図は入力側のディジー回路１７３．１７４の構成
図である。図中２４０，２４１，２４２はＤタイプのフ
リップフロップである。ＤＣＬＫ信号の立ち上がりでＤ
端子に入力されるデータをセットし、出力Ｑを１の状態
にする。第１のフリップフａｙプ２４０は、ＤＣＬＫの
立ち下がりで、ＣＳＩ信号をセットする。そして、次の
立ち上がりで第２番目のフリソプフロップ２４１にその
出力信号をセットする。

その出力は第３番目のフリップフロップ２４２のＤ端子
に入力されている。その入力をセットするクロック信号
は４ビットカウンタ２４３の出力である。カウンタ２４
．３はＷＣＬＫの立ち下がりでトリガされる。クリアさ
れるのはＤＣＬＫの立ち下がりである。従って、ＤＣＬ
Ｋの立ち下がりにカウンタ２４３はオールＯとなり、Ｗ
　Ｃ　Ｌ，　Ｋの立ち下がりが８回入力された後、Ｌ位
ビノトのＱＤ信号がハイとなるので、これがトリガとな
ってフリノブフロソプ２４２はＣＳＯにハイ信号を出力
する。ブリップクロノブ２４１の出力が０になればＣＳ
Ｏはクリアされる。このような動作により、ＣＳＩが立
ち下がって、ＷＣＬＫの８パルス分に相当する所定な時
間通過したのちＣＳＯが出力されるというディジー動作
が行われる。

第１４図はダミーノードのニエーロンを形成するマノク
スバリューノード回路１８７の具体的回路図である。同
図において抵抗２５０、ツェナーダイオード２５１、２
５２、抵抗２５３、電圧フォロア２５４、２５５は一定
電圧を形成する回路である。抵抗２５０、２５３とツェ
ナーダイオード２５１、２５２を介して＋１２ボルトか
ら−１２ボルトに電流が流れると電圧フォロア２５４、
２５５の入力には、それぞれ＋７ボルトと−７ボルトが
形成される。これらの電圧は電圧フオロア２５４，２５
５の出力抵抗２５６を介して出力される。この２つの一
定電圧を時分割で引き出すようにアナログスイソチ２５
７〜２６４を用いて制御する。Ｔモードの信号がＯの時
、その一定電圧はアナログスイッチ２５７を介して次の
電圧フォロア２６５に与えられる。′Ｆモードが１すな
わち、テストモードの時にはアナログスイソチ２５８に
よってその出力はアナロググランドに抑えられるため、
０ボルトが電圧フォロア２６５に入力される。テストモ
ードでは、バス上のオフセットがＭＰＵに通知されるこ
とになる．電圧フォロア２６５は、出力部のスイッチ制
御によってイネーブルされる。出力イネーブルが１のと
き、アナログスイッチ２６０がオンで電圧フォロアとし
て働き、その出力が与えられるが、この時、ダミーノー
ド出力には出力されない。逆に出力イネーブルが０の時
にダミーノード出力に出力される。アナログスイソチ２
６０とその出力のスイソチ制御は出力イネーブル１また
は２によって制御され、０イネーブルである。すなわち
出力イネーブル１または２がＯの時にダミーノード出力
に一定電圧が出力される。なお、ダミーノード出力は上
側が入力層のダミーノード用であり、２番目が中間層の
ダミーノード用の出力である。このダミーノードの出力
電圧は通当な値に固定されるため、スレッシュホールド
電圧として使用可能となる，なお、ツェナーダイオード
２５１，２５２は逆バイアス状態で一定の電圧を出すも
のであり、固定電圧は、＋７ボルトから−７ボルトまで
の範囲で可変できるようにしている。出力イネーブル１
，２はアナログバスにつながっている他のＡＮＰからの
出力電圧とそのアナログバス上で衝突を避けるためにマ
スクコントロールブロソク１８１からのダミーノード：
［Ｉｌ信号ＤＯＳでイネーブル状態が決められている。

第１５図は非線形関数発生回路であり、第１６図、第１
７図、第１８図はＡＮＰ内部のディジタルロジンク側の
ハードウエアである． 第１５図はシグモイド関数を実現するトランジスタ回路
網である。ここでいうシグモイド関数とは連続で単調非
減少な関数を指し、かつ線形関数を特に除外するもので
はない。同図において３４３，３５６，３７８，３９０
，２９８，３１４のトランジスタとそれに対になったト
ランジスタで差動増幅器を形成し、コレクタ倒に接続さ
れたトランジスタ群がそれぞれカレントミラー回路であ
る。差動ＡＮＰの左側のトランジスタのコレクタを流れ
るコレクタ電流が出力電流である。カレントミラー．で
電流の方向を変えて出力している。電流は出力■０に接
続されている抵抗３３６にはいる。抵抗３３６によって
電圧が電流に変えられる．ドライブ能力がないため、出
力にはハイインピーダンスのオペアンプバッファで受け
る。トランジスタ３３７．３３９より入力側の回路はバ
・ｆアス回路である。シグモイド関数を実現するために
区分線形法を使っている。シグモイド関数の各区分の傾
きはエミッタに接続されたエミッタ抵抗３４４と出力抵
抗３３６の比によって決められる。この時トランジスタ
３４３等のエミソタ抵抗も含まれる。各差動ＡＮＰのゲ
インは異なる。各区分線形の移り変わりに対するブレイ
クポイントは飽和特性を利用している。その飽和特性は
すべて異なる。■０の出力点において、各オペアンプか
ら出力されるｆｌ流の総和の値がシグモイド関数になる
ように各ＡＮＰの飽和特性を変えている。トランジスタ
３４５と抵抗Ｒ１は電流源である。トランジスタ３４６
と抵抗Ｒ２、トランジスタ３５３と抵抗Ｒ３等はすべて
同じ電流を供給する電流源である。すなわち、電流値は
同じになるように抵抗が決められている。すべて同一電
流源である。トランジスタ３４５，３４６のコレクタは
接続されているので、和の電流が抵抗３４４、３４７の
交点に流れる。トランジスタ３４３，３４８のコレクタ
電流は、バランスした時点では同じになる。

トランジスタ３５１はカレントミラーの特性をよ《する
ためのものである。トランジスタ３５０はダイオード接
続である。電流の向きを変えるということは出力に対し
て、電流を引っ張りこむ場合と電流を外に出す場合があ
る．同図に示すように、カレントミラーのトランジスタ
３５１のコレクタからは出力に向かって電流が流れる．
下側のトランジスタ配列は沢山あるが、エミッタとコレ
クタが同じ一点に接続されているトランジスタは同じト
ランジスタである。例えばトランジスタ３５８と３６０
は同じトランジスタでこれはトランジスタ３４５と同じ
ものである。また３５９と３６１も同じトランジスタで
これは３４６に対応する。３６８，３６９のトランジス
タは同じであり、これは３５３に対応する。以下、同様
である。したがって、同じ電流で駆動される定電流電源
を有するオペアンプが出力電圧の正負に従って電流の向
きが異なるような動作を行うものが全部で６個ある回路
である。また、トランジスタ３３７，３３８はレベルシ
フトであり、３３０と３２７もレベルシフトである。レ
ベルシフト回路はシグモイド関数の正と負で動作範囲が
ほぼ同じになるようにするためのものである。トランジ
スタ３５２はトランジスタ３５１のコレクタ電流とトラ
ンジスタ３．５３のコレクタ電流が等しくなるための補
正用のものである。トランジスタ３６７，３８５，２８
７，３０７も同様である。

第１６図は、ニューロチソプ内に供給するパルス信号の
形成するためのシーケンスジェネレータ２８（第２図）
の具体回路である。４０１と４０２及び４０４と４０５
はインバータで、各インバータはクロック用のインバー
タである。フリップフロノブＦ．Ｆのラッチ信号の立ち
上がり用と立ち下がり用とに分けてクロックを作ってい
る。同図のフリップフロップは立ち上がりクロックでラ
ンチするもので、インバータとＦ．Ｆで立ち上がりラッ
チのＦ．Ｆを形成する。例えばＤＣＬＫでは、インバー
タ４０１を１個通ったものが立ち下がりラッチ用のクロ
ック信号となる。そしてインバータ４０２を通ったもの
が立ち上がりラッチ用のクロックＤＣＬＫとなる。同様
にインバータ４０４の出力が立ち下がり用のＷＣＬＫで
インバータ４０５の出力が立ち上がり用クロックＷＣＬ
Ｋである．Ｆ．Ｆ４１０において、ＳＹＮＣ信号をＤＣ
ＬＫの立ち下がりがラッチしている。Ｆ．　　Ｆ４１０
と４１５でＳＹＮＣ信号をＤＣＬＫの１サイクル分遅ら
せ、ＳＮＣ２信号を作って、ＳＹＮＣとその１クロック
遅れた信号とでｌτのパルスを作っている。ＳＹＮＣが
立ち上がった後の１τ（ＤＣＬＫのｌＪＩ期）のパルス
でＡＮＰ内の積分用コンデンサの放電を行う。すなわち
ＣＲＳＴという信号がそのコンデンサのリセット信号で
ある。

もう１つのＤＳＨ２はＳＹＮＣの立ち下がりからＤＣＬ
Ｋの１τ分の長さをとったパルスであって、これがＡ．
ＮＰ内のサン．ブル／ホールドのコンデンサに対するサ
ンプル／ホールド信号となる。４１１のＦ．　Ｆではク
ロックがＷＣＬＫで、データがＤＣＬＫであるから、Ｗ
ＣＬＫでＤＣＬＫ信号をラッチしている。その後ナンド
ゲート４１４でＳＹＮＣ信号がハイになっていて、かつ
ＤＣＬＫがハイという状態で最初にきたＷＣＬＫをトリ
ガしてＦ．Ｆ４４３のクロックにしている。ナンドゲー
｝４１４とインバータ４４０でアンドとなる。

Ｆ．Ｆ４４３において、ＳＹＮＣ信号がハイになってい
る状態で最初にきたＷＣＬＫという信号がディジタル重
みデータすなわちＷＤの符号とノトを取り込んでいる。

この信号はシリアルに入ってくる重みディジタルデータ
のＭ．　Ｓ　Ｂ、すなわち符号ビットである。ずなわち
Ｆ．Ｆ４１１とアンドゲー｝　（４１４，４４．０）の
タイミングで符号ビ，２ト４Ｆ．Ｆ４４．３がラノチす
る。４ビットの２進カウンタ４１６はＷＣｌ．Ｋのバノ
レス数をかぞえる。ｌ６ビソトのデイジタル重みデータ
が人，３でくるので１６回数える。数え終わったところ
で、出力がハイとなり、インバータ４２３に入る。この
信号は１６個カウントし終ね，，たことを指示する信号
である。この信号はシリアルに八ＮＰに入ってきた重み
データをシフトレジスタ２７（１２図）に入れる制御等
に使われる。またカウンタ４ｌ６の最下位ビットはイン
バータ４２２に入力される。このインバータ４２２の出
力はＣＳＯ信号を生成する。ＣＳＯはデイジーチェーン
の制御信号であって、アナログバスＢ１において、前段
の２つのＡＮＰから出される信号の競合を防ぐため、前
の時刻のＣＳが落ちた後、次のＣＳを出すようにディジ
ー動作を実行するためのデイレイ回路を形成する必要が
ある。このデイレイの遅延時間はＷ　Ｃ　ｌ．．．　Ｋ
をカウントし、そのカウ〉・夕値で形成し−’（イ７Ｔ
．カウンタ４１６のカウン１・が紗、わり、フリ，ノプ
フロソブ４３３にその終わったという指示の信号がイン
バータ４２３を介してラ・ノチされるが、これはＷＣＬ
Ｋでたたいている。すなわち１７｛囚日のＷ　Ｃ　Ｌ　
Ｋでたたいている。インバータ４３７と４３８を通して
、ラッチされた信号がカウンタ４１６に戻り、カウンタ
４１６のインクリメント動作をこれ以上させないように
デイスイネーブルの制御を行っている。インバータ４３
８の出力がロウになると、カウンタ４１６はカウン１・
が停止する．Ｆ．Ｆ４３３の頁の出力はフリ・νプフロ
ソブ４４２に入っている。これがシフトレジスタ４０８
の出力のゲート信号になる。すなわち、１６閣のディジ
タルｍみｙ一夕が入ってくるのをシフトレジスタ４０８
で順々にシフトし、符号ビットを除いた数値ビットの１
５ビットのデータをパラレルに並べたところでこれらを
出力する。シフトしている間は出力は出ないようにし、
全部入ったところで出力するためのゲート信号がＷＲで
ある。シフトレジスタ４０８の内容はＡＮＰの掛算器に
与えられる．Ｆ．Ｆ４３３から出力される信号は、分岐
されてシフトレジスタのイネーブル信号に使われる．Ｆ
．Ｆ４４２はＦ．Ｆ４３３の出力を立ち上がりでラッチ
するものである。ＷＣＩ．．　Ｋの１６個の立ち下がり
ラフチでシフトが完了し、その１麦ゲートを開くのに立
ち上がりラノチでもよいが、立ち下がりで行っている，
Ｆ．Ｆ４１２はシグモイド関数の選択用のパルス信号を
作るものである。Ｆ．Ｆ４１２を使ってリセソ１・信号
がはいった時点で、ＷＤ，すなわち重みディジタル入力
信号が０か１によっ“ζシグモイドを使うか使わないか
を選択する、この方法は本システムで使用されない場合
もある．実際はシグモイド選択信号は、外部から直接形
成する．下の回路はディジーチ工ーン回路である。カウ
ンタ４１６の出力をＦ．Ｆ４３４でディレイを作り、そ
のディレイＣ最後のＦ．Ｆ４．１５をトリガを掛けてい
る。このことにより、ＤＣＬＫの１τ分ズラした」二に
、そのままズラすのではなく、頭をおとすようにしてい
る。すなわちＣＳＴ信号それ自身はＤＣＬＫの１周期分
はないこともあり、そのＣＳＩをＣＳＯにするためには
ＣＳＩに対して、最初の、例えば、２マイクロ分を削っ
て波形の前を遅らせ、後ろはそのまま信号を作っている
。ゲート４２５と４２７はＣＳＩのバッファゲートであ
る。正のバッファとインバータバッファである。

第１７図はサンプル／ホールドＳ／Ｈ信号と、ＯＣ信号
を形成する位相制御回路２９（第２図）である。Ｓ／Ｈ
信号はインバータ５１５に入るものと、ゲート５２４に
入るものと別れている。ＯＣ信号も同様である，Ｓ，／
１−１信号がゲート５２４とインバータ５１５に別れ、
インバータ５１５経出でゲート５２５に入るとその後は
インバータが８段ある。Ｓ／Ｈ信号に対してそのままの
位相と逆位相の２通りの信号を作っている。これはイン
バータを数段分カスケードに結合し、たすきがけするこ
とにより２つの出力が同時に１になることを避けている
。すなわち、サンプル／ホールドＳ／Ｈ（５号の２つ、
Ｓ／ＨＯとＳ／Ｉ｛Ｌを形成し、それが両方とも１にな
らないようにするよゲにしている。すなわち、インバー
タチェーンはＳ　／　Ｈ信号の両方が同時オンを避ける
ためのディレイ回路である。ディレイの遅延時間はイン
バータチェーンの長さによって決まり、片方がオンにな
ってから数段分遅らせ、もう片方をオンにしている。

Ｓ／Ｈ　Ｄ　ＯとＳ／ＨＤ１に関しても同様である。

ＯＣ信号に関する回路も基本的には同じであるが、それ
はＣＲＳＴ信号がゲート５２８と５２９に入っているの
で、ＣＲＳＴが１の場合には強制的に両方出力を１にす
る。ＯＣＯとＯＣｌの両方共、同時に１になることを避
けているが、ＯＣの場合はＣＲＳＴが１の場合だけ同時
に１になるようにしている。このことにより、アナログ
スイソチの制御を介して積分器のコンデンサの電荷を放
電するというリセント機能を実現している。

ｆｆｉ１８図は１５ビットのシフトレジスタ２７（第２
図）である。ゲート６０２と６０３及び６０１４、そし
てＦ，Ｆ６２７で１ビットに相当し、これを使って説明
する。ゲート６０３には、前の時刻の出力が入力されて
いるもので、これはＦ．Ｆ６２８の出力である。前のビ
ットからの入力ということで、シフト用のデータ信号と
なる。ゲート６０３に入っている他の信号はＳＨＦＴ，
すなわちシフト信号のインバータである。これはシフト
制御信号で、これが有効のとき，シフトの指示を行うこ
とになる。またゲー｝６０２にはＦ．　　Ｆ６２７その
ものの出力が入っている。これは自分自身の出力をフィ
ードバソクしていることになる。

ゲート６０２の他の入力にはＳ　｝Ｉ　Ｆ　Ｔ信号のイ
ンバートが同じように入っているが、この位相はゲ−ト
６０３に入っているものと異なる。これによりシフトが
無効の時に、今の出力をそのまま保持することになる。

クロソク信号はシフトと無関係に常時入ってくるので、
クロックが入ってもシフトが有効でなければシフトは行
わない。シフト信号ＳＨＦＴが有効の時だけ前のビット
をシフトし、ゲート６０３を通って入力するこさでシフ
ト動作となる。ＷＲ信号はゲート６３２、６３３ｋ４の
アンドに入っている。これは各ビットの出力を出すか出
さないかの選択信号となり、乗算器の方にシフトレジス
タに格納されたデータをわたすかどうかの制御信号とな
る。また、ファンアウトをとるために、例えばインバー
タ６２０によって１５個のうち５個のＦ．Ｆのリセット
信号そして、ゲート６２６で１０個のＦ．Ｆのリセット
信号を受け持つようにしている。ファンアウトのシフト
レジスタ６０８はシフトイネーブルＳ　Ｈ　Ｆ　Ｔと出
力のイネーブルＷＲの機能がついている。

次に、本発明に係るニューロコンピュータを帰還型ネッ
トワークで構成した場合について説明する。

第１９Ａ図は帰還型ネソトワークの概念図である。

帰還型ネットワークの場合にも、基本的には入力が存在
するが、自分が出力した信号も帰ってくるという帰還路
をもった構造となる。この帰還方式は、階層型ニューラ
ルネットワークにおける１層を時分割多重使用するタイ
プとして利用される場合と、またいわゆるホップフィー
ルド型のニュ一ラルネノトワークとして利用される場合
がある。

前者の場合、ＡＮＰの人出力信号は、時分割であるので
、各ＡＮＰの出力点ではある一定のシーケンスサイクル
毎にその同じ八ＮＰの出力データが逐次に出力されて、
１つシーケンスサイクルごとに階層型ニューラルネソト
ワークの入力層、中間層、出力層とし”ζ順次動作する
。後者の場合、ＡＮＰの出力が特定の値になるまで、つ
まり安定するまで、出力電圧が帰還される。帰還してい
る結果を出した時に、その結果が前のデータ、つまり自
分が前に出したデータと一致するまで、状態が繰り返さ
れ、安定解に達すれば収束となる。

本発明の実施例によれば、第１９Ｂ図に示されるように
、帰還路を共通アナログバスＣＢで実現することになリ
コの字型の帰還部が存在する。そして１個自分が計諒し
て出したものが出力され帰還路を通じて各ＡＮＰからの
出力がフィードバソクされることになる。この帰還動作
を繰り返してい《。

第２０図は本発明のニューロコンビ二一夕を階層型ネソ
トワークとして動作する帰還型ネノトワークによって実
現した実施例である。アナログ入力ボート１．２からの
時分割アナログ入力信号に対してＡＮＰＩ，２．３にお
いて積和演算を行い、Ａ　Ｎ　Ｐ　１．　，　　２　．
　　３を中間層として動作さけＡ　Ｎ　Ｐ１，２．３か
らアナログバスＢ２に時分割出力し、一の出力信号を帰
還路であるア・ノ゛ログコモンバスＣＢを介してアナロ
グバスＢ１に帰還し再びこの帰還１１１号に対してＡＮ
ＰＩ，２．３で積和演算を行うことにより、ＡＮＰＩ，
２．３を出力ｊ４として動作させることにより、一層の
ＡＮＰ！．．２．３により階層型ネソトワークを実現し
たものである。マソクスバリューノード回路１８７はマ
スタ：ｌントロールブロソクのＤＯＳ出力を受けてアナ
ログバスＢ２にダミー信号を生ずる。そしてマスクコン
トロールブロソクからＤＣＬＫ及びＷＣＬＫがそれぞれ
ディジー回路１７１に入力され、ＣＳＩ信号の立ち上が
り及び立ち下がりのタイミングを規定する。

第２１Ａ図は第２０図に示した帰還型階層ネソトワーク
のタイミングチャートである。

ＤＣ−ＬＫが立ち上がっている間だけ、ＷＣＬＫは発律
し、ＤＣＬＫが立ち−トかってからアナログ信号が定常
化し、かつ重みデータがシリアルに入ってきた後で、バ
ラ１ノルに揃う前の夕・イミングでマスクコントロール
フ′Ｉコソク１８１からのＣＳＯ１がディジー回路１７
１に入力され■に示すように立ち」一がる。この時アナ
ログ入力ボート１よりサンプル／ホールドＳ　／　＋｛
に保持されているアナログ信号はアナログスイソチ１７
５を介してアナログバスＢ１に現れ、ＡＮＰ！．２．３
で積和演算が行われる。次のＤＣＬＫの入力で、ディジ
ー回路１７２へのＣＳＩが■に示すように立ち上がると
、アナログ入力ボートからの入力信号を保持しているサ
ンプル／′ホールド回路Ｓ　／　Ｈの信号がアナログス
イソチを介してアナログバスＢ１上に現れ、ＡＮＰＩ．
２．３で２回目の積和演箕が行われる。さらに次の夕．
イミングでＤＣＬＫが入力した後、■に示すようにマス
クコントロールブロンクよりダミー信号ＤＯＳが発生し
、ＡＮＰ！、２．３においては、固定電圧に対する３回
目の和が実行される。次のＳＹＮＣ信号が立ち上がって
いる間に、ＡＮＰＩ、２，３の出力層の積和演算が行わ
れる．重みメモリへのアドレス１の信号の７１′レスカ
ウント禁止信号が立ち上がっている間たけ、アドレスカ
ウンタをカウントするＷＣＬＫがイネーブルされ、それ
以外の時には、そのカウントは抑止される。次に、ＣＳ
Ｏ２がマスクコン［ロールブロノクよりＡＮＰＩに与え
られると、ＡＮＰＩは、前回の積和の結果をアナログバ
スＢ２に出力し、アナログ共通バスＣＢを通してアナロ
グバスＢ１に帰還し、■で示すように再びＡＮＰ！，２
．３において積和演算を行う。ＣＳＯ２がＡＮＰＩの内
部のディジーチェーン回路において、所定遅延を加えら
れた後、ＡＮＰ２に■に示すように入力信号ＣＳＩを加
え、この時、ＡＮＰの出力信号がアナログバスＢ２に共
通バスＣＢ及びアナログバスＡ１、Ｂ１を介して再びＡ
ＮＰＩに加えられ、ここで積和演算が行われる。同様に
ＡＮＰ２からのＣＳＯは所定時間遅らせた後、ＡＮＰ３
のＣＳＩ信号となり、このＣＳＩ信号が■に示すように
立ち上がった時にＡＮＰ３の出力信号がアナログバスＢ
２．共通バスＣＢ，アナログバスＢ１を介して再びＡＮ
ＰＩ，２．３に帰還されてここで積和演算が行われる。

同様に■に示すようにダミーノードからの信号ＤＯＳの
立ち上がりの際に再び、固定電圧に対してＡＮＰＩ，２
．３により和の演算が行われる。そして、次のＣＳ０２
の信号の立上りでＡＮＰＩ，２からＳ　／　Ｈを介して
出力が■，■に示すように生じる。なお、アナログ入力
ボート２からは出力されない。

ここで■，■，■はＡＮＰＩ．２．３が中間贋として動
作し、■，■，■はＡＮＰＩ，２．３が出力層として動
作する。従ってこの実施例によれば、ＡＮＰＩ，２．３
の１層のみの構成で階層型ネットワークを構成できる。

第２２図は本発明にかかるアナログニューロコンピュー
タをホノブフィールド型の帰還型ネソトワークで構成し
た実施例であり、第２３図はそのタイミングチャートで
ある。マスクコントロールブロック１８１の、メモリ・
アドレス端子及ヒモード端子の出力が重みメモリブロソ
ク１８５に加えられ、この重みメモリブロック１８５の
データ出力であるＢＩＯはＡＮＰＩ、ＢｌｌはＡＮＰ２
、Ｂ１２はＡＮＰ３に接続される。マスクコントロール
ブロソク１８１のｃｓｏ　ｉの端子からの出力信号は、
ディジー回路１７１、スイソチ１７５に加えられ、この
信号の立ち上がりで、アナログ入力ボート１からのサン
プル／ホールド回路１７３の出力をアナログバスＢ１に
乗せる。そしてデイジー回路１７１で所定時間遅延され
た後、ＣＳＯの出力が生じ、これがディジー回路１７２
にＣＳ■として加えられてアナログ入力ポート２に接続
されたサンプル／ホールド回路１７４の信号をスイッチ
１７６を介してアナログバスＢ１に乗せる。

同様にディジー回路１７２゛の出力信号ＣＳＯがアナロ
グ入力ポート３に接続れたサンプル／ホールド回路１７
４′の出力スイッチ１７６′を開いてその信号をアナロ
グバスＢ１に乗せる。ＡＮＰｌでは第２３図に示すよう
に、ＤＣＬＫ信号の１周期で１つの禎和の演算を行い、
ＤＣＬＫ信号がハイの時に重みクロソクを駆動し、その
重みクロソクに同期して入るディジタル重みデータと、
アナログ入力信号との掛け算を行い、ＤＣＬＫの後半の
ロウ信号の時に、サンプル／ホールド信号ＳＨがハイと
なり、積分器のキャパシタにおいて、和の動作を行う。

すなわちＣＳＯｌすなわちデイジー回路．１のＣＳＩが
ハイになっている期間■で、バスＢｌ上のアナログ信号
に対してＡＮＰＩ，２．３は積和演算を行う。また、マ
スクコントロールブロソク１８１からのＯＣ信号がハイ
となると、ＡＮＰＩ，２．３はオフセットキャンセルを
行い、サンプル／ホールドして１つの積和演算周期を終
える。次に第２のディジー回路１７２の入力信号ＣＳＩ
がハイ■になるので、次のアナログ入力ボートからの入
力信号に対しＡＮＰＩ，２．３は積和演算を行う。そし
て、その積和演算周期が終了した後に、ディジー回路１
７２′にＣＳ■信号が入り、サンプル／ホールド回路１
７４′から出力信号が生じて、■で示すように第３番目
の積和演算サイクルに入る。

次にマスクコントロールブロック１８１からＣＳＯ２信
号■が生じて、ＡＮＰ　１から前回の積和サイクルの時
に形成されていた信号がアナログバスＣＢを介して帰還
され、その帰還された信号に対して、ＡＮＰＩ，ＡＮＰ
２．ＡＮＰ３で積和演算を同時に行う。次に所定時間遅
延した後、ＡＮＰｌのＣＳＯ出力信号が■でＡＮＰ２に
加えられ、ここでディジーチェーン的に前回の積和サイ
クルの時に蓄えられた信号をＡＮＰ２が出力する。この
信号はアナログバスＣＢを介して帰還されてＡＮＰＩ，
ＡＮＰ２，ＡＰＮ３で積和演算を■で駆動する。そして
同様に所定時間遅延した後、ＡＮＰ２のＣＳＯが■でＡ
ＮＰ３に加わえられ、ここでＡＮＰ３からの出力をアナ
ログバスＣＢを介して帰還して、ＡＮＰＩ．ＡＮＰ２，
ＡＰＮ３において■で積和演算を行う．帰還型ネットワ
ークにおいては、第２３Ａ図及び第２３Ｂ図に示すよう
に、３つのＡＮＰにおいて、６つの積和演算サイクルを
経て出力が、それぞれサンプル／ホールド回路１７？、
１７８、１７８′を介してアナログ出力ボート０、■、
２へと出力される。また、サンプル／ホールド回路１７
７，１７８、１７８′の出力信号がアナログマルチブレ
クサ１７９で選択出力されたものをＡ／Ｄコンバータ１
８０を介してＭＰＵ１８２、メモリ１８２、通信インタ
ーフェイス１８４を含むデジイタル制御回路に与えられ
る。ＭＰＵ１８２で現時刻のニューロン出力状態と前時
刻のニューロン出力状態が同じになったかどうかをチェ
ックする。同じになれば収束したものと判定する。この
ように、１本の共通アナログバスＣＢを介して実行され
る。帰還動作を繰り返していくことによって安定解に到
達すればこれを最終的な出力とする。

第２４図は、帰還型ネットワークと階層型ネットワーク
を組み合わせたものの最適実施例である。

入力層としてディジ−回路が設けられ、中間層にはＡＮ
ＰＩ，２．３が設けられる。出力層にはＡＮＰ４．５が
設けられる。そして中間層のＡ　Ｎ　Ｐ］，２．３の出
力はアナログバスＢ２と共通アナＩコグバスＣＤを介し
てアナログバスＢ１に帰還される。また、アナログバス
Ｂ１、Ｂ２にはダミーノードとして働くマソクスバリュ
ーノード回路１８７が接続されている。そして、出力層
を構成するＡＮＰ４．５の出力はサンプル／′ホールド
回路１７７　　１７８をそれぞれ介してアナログ出力ボ
−｝０及び１に出力される。Ｂ３は出力層アナログバス
である。

第２５図を用いて第２４図に示したニューラルネソ１・
ワークの動作を説明する。

まず、ＤＣＬＫ及びＷＣＬＫがマスクコントロールブロ
ソクからディジー回路１７１及びＡＮＰ１，２，３．４
．５にそれぞれ入力される。マスクコントロールブロッ
ク１８１から■に示すよ．うにＣＳＯ１がＣＳＩとして
第１のデイジー回路１７ｌに入力されるとアナログ入力
ボート０からの信号がサンプル／ホールド回路１７３及
びスイッチ１７５を介してアナログバスＢ１に生じ、Ａ
ＮＰＩ，２．３において積和演算がＳＨＩ及びＣＳｌの
制御で行われる。

次に、ＣＳＯＩが立下がった後、所定時間経過後に第２
のディジ−回路１７２に入力されるＣＳ１　｛ｉ号が■
に示すように立ち上がると、アナログ入力ボート１から
の信号かサンプル／ホールド回路１７４及びスイ・７チ
１７６を介してアナログバスＢ２により中間層のＡＮＰ
Ｉ，２．３において、Ｓ　｝ｌ　１に示すように積和演
算が行われる。同様にＣＳＯが信号が立ち下がった後、
所定時間経過後に■に示すように第３のデイジ−回路へ
のＣＳＩ信号が立ち上がると、中間層ＡＮＰＩ，２．３
で積和演算が行われる。そして、中間層ＡＮＰＩ２，３
の出力はＣＳＯ２が■で示すように立ち上がってＡＮＰ
Ｉに加えられると、アナ口グノイスＢ２に出力されその
出力は共通゜ｒナログバスＣＢを介してアナログバスＢ
１に帰還されるので、中間層のＡＮＰＩ．Ａ．ＮＰ２，
ＡＮＰ３においては再び積和演算が行われＳＨＩとＯＣ
Ｉの制御で積和演算が行われると共に、ＡＮＰＩの出力
はアナログバスＢ２上に生じ゛ζいるので、ＡＮＰ４．
，ＡＮＰ５においても、Ｓ　Ｈ　２とＯＣ２の制御で積
和演箕が行われる。すなわち、この実施例においては、
中間層ＡＮＰ　１、ＡＮＰ２、ＡＮＰ３と出力層ＡＮＰ
４．ＡＮＰ５において同時に榎和演算が行われる。

次に、ＣＳＯ２が立ち下がった後所定時間経過で多に中
ＩＪ！層のＡＮＰ２に■に示すようにＣＳｆｉ信号を入
力されるとＡＮＰ２の出力信号はＡＮＰ２、共通バスＣ
Ｂを介してアナログバスＢ１に帰還されるので、ＡＮＰ
Ｉ，２．３においては再び積和演算が行われると共にＡ
ＮＰ４．５においても同時タイミングで棲和演算が行わ
れる。

さらに、■で示すようにＣＳＩ信号がＡＮＰ３に入力さ
れるとＡＮＰ３は出力信号をアドレスバスＢ１に生じる
のでＡＮＰＩ．２．３及び出力層のＡＮＰ４．５で同時
に積和演算が実行される。

その次に、マックスバリューノード回路１８７７＼ダミ
ー信号ＤＳＣ　１が■で与えられると、アナログバスＢ
に■に一定電圧が出力され、この電圧は共通バスＣＢ及
びアナログバスＢ１を介して帰還され、これに対して、
ＡＮＰＩ，２．３で積和演算が行われる。それと共に出
力ＩＡＮＰ４．５でも積和演算が行われる。

ＳＹＮＣＩは、中間層で積和演算される期間と中間層及
び出力層で積和演算される期間にわたってハイであり、
ＳＹＮＣ２は中間層と出力層で積和演Ｗがされる間がハ
イである。そして、ＣＳ０３が出力されるとＡＮＰ４は
■のところで出力を生じ、そのＣＳＯ３信号が立ち下が
った後、所定時間後にＡＮＰ５もまた出力を■のところ
で生ずる。

なお、アドレス１及びイネーブル信号がロウである間は
ＷＣＬＫが抑止される。

本発明によれば、ｎ個のニューロチップからなる前段層
とｍ個の複数のニューロチソプからなる後段の層を考え
るとき、従来は配線数がｎｍ個になるのに、本発明の実
施例によれば、アナログバス１本にすることができるの
で配線数を大幅に減少させることができ、また、ｎ個の
ニューロチノブからなる層に入力アナログ信号を入力す
る際に、放送方式と同様にアナログバスを介して同時に
入力できるので、１層内のｎ個のニューロチップが並列
演算がで参る。さらに、各層についてもバイゾライン処
理が行われるので、演算速度を高速にできる。

また、ニューロチップをアナログ回路で構成しているの
で、回路の規模が小さ《てすみ、このため電力も小さく
てすむので、多数のニューロチップによりニューロコン
ビ二一夕を構成するこができる。さらに、ニューロチッ
プの数を増やすことはマスクコントロールブロック内の
制御パターンメモリに格納されて制御パターンをかえる
ことにより容易に行える。

第２６Ａ図、第２６Ｂ図は実際のＡＮＰが持っている誤
差を発生するメカニズムの概念図である。

第２６Ａ図は入力電圧が既知である特定の値である場合
で、ニューラルネットワークの出力電圧が点線に示され
る理論値であってもＧ１から０５までのニューロンに相
当するＡＮＰにおいて、積分ゲインのバラつきがあるた
め点線のような理論値からズレた出力値が生成される場
合がある。第２６Ｂ図は入力電圧がＯボルトの場合であ
ってこの場合も出力電圧はオフセット電圧として出力さ
れる。このような出力における誤差電圧をどのように測
定すればよいかということが重要な問題である。

第２７図，第２８図はそれぞれこのパルス的な誤差電圧
を計る階層型及び帰還型のニューラルネットワークにお
ける誤差計測用回路である。マンクスバリエーノード回
路１８７の出力はアナログバスに接続されている。また
、ＭＰＵから与えられるデータをポートレジスタにセッ
トし、その制御信号Ｅ　ｎ　ＳＴモード、レイヤーモー
ドの各ビットはマンクスバリエーノード回路１８７に与
えられるが、そのマックスバリューノードに与えられる
イネーブル信号は同時にオペアンプの出力のスイッチの
制御にも利用される．例えばイネーブル信号ｌの時には
中間層の電圧はＡ／Ｄコンバータ７０７を介してＭＰＵ
に入る。このことによって誤差の計測が可能となる。Ｔ
モードとはテストモードのことであり、このＴモードを
使うことによって前述した０入力に対する中間層と出力
層のアナログバスにおける電圧がＡ／Ｄコンバータを介
してＭＰＵで測定可能となる。例えば、Ｔモード＝１で
は階層型のニエーラルネットワークでは０入力に対する
オフセット電圧が応答となるはずである。０入力時にＡ
／Ｄコンバータを介してどのような電圧がセンスされる
かをモニタする。各層毎にモニタするために中間層及び
出力層に接続されたアナログバス電圧が順番にＭＰＵに
転送される。Ｔモードを逆にローにすると、今度はハイ
レベルの電圧が常に出される。ＤＣＳ　１とＤＣＳ　２
はオア回路に入力されており、ボートレジスタから出力
されるＥｎがハイの間はロウにされている。

ポートレジスタによってＴモードを１にし、レイヤを１
にセットし、Ｅｎをハイにすれば、入力層だけをロウに
して出力をモニタすることが可能となる．その結果を記
憶する。次にレイヤをロウにすれば中間層のアナログバ
ス上のオフセットをセンスできる。この選択を行うのが
ポートレジスタである。第２８図の帰還型の場合では基
本的にはバスは１本であるから１回の計測で可能となる
。

どちらも積和演算を実行しないと、オフセット電圧の測
定やゲイン誤差は測定できない。後述するように、ダミ
ーノ一ドに対する重みを変えてその時の出力電圧を測定
する。この場合、それぞれのＣＳＩとＣＳＯの！ｉ！御
を行い、Ｔモードで各層の出力状態をセンスする。この
センスしたデータをＡ／Ｄコンバータを介してＭＰＵに
とる。この電圧を観測することによって、第６図の積分
時間のパルス幅を制御することになる。具体的にこのパ
ルスをどのくらいにするかということ、また制御パター
ンメモリからのパターンにおいて、Ｓ／Ｈバルスの１の
状態すなわちハイレベルを何サイクル分ｌにするかとい
う決め方もこの誤差電圧に依存するので誤差電圧の計測
は重要となる。

第２７図の誤差計測用回路を第２９Ａ図及び第２９Ｂ図
の動作タイミングチャートを用いて、より具体的に説明
する。第２９Ａ図において、ＤＬＣＫの１周期において
、積和の１サイクルが行われる。そのＤＣＬＫの１周期
の前半のＤＣＬＫがハイの時に重みクロソクＷＣＬＫが
少なくとも１６｛田入力される。この重みクロックＷＣ
ＬＫは、シリアルデータをシフトレジスタに１６個蓄え
るためのク［トノクである。ＳＹＮＣ信号は１つのＡＮ
　Ｐの動作タイミングを規定するもので、ＤＣＬＫより
半サイクル前に立ち上がり、ＤＣＬＫの半分のサイクル
の点で立ち下がる。ＳＨはサンプル／ホールド信号でそ
のＷＣＬＫが入力した後、すなわち入力アナログデータ
とディジタル重みデータとの精が行われた後にその積信
号をコンデンサにまずチャージするものである。そして
、サンプル／ホールド信号の最初のハイ信号が立ち下が
った時点で、オフセソトキャンセル信号ＯＣが立ち上が
り、コンデンサの極性を逆に反転する。その時、コンデ
ンサへの入力信号は、０にカットしておいて、再びサン
プル／ホールド信号の次のハイ信号において、コンデン
サにチャージを行うと、コンデンサには、入力信号Ｏの
時のオフセット電圧に等しい電圧がチャージされる。こ
れによってコンデンサはオフセント分だけ少なくなった
信号、すなわちオフセノｌ・がキャンセルされた信号が
浩積されることになる。しかし、これでもオフセノトが
残る場合には、さらに本発明の誤差吸収方式を利用する
。

第２７図において、ポートレジスタ１にＭ　Ｐ　ｌ．Ｊ
よりテストモードに入る指令信号が入力されると、Ｅｎ
出力がハイに立ち上がり、テストモードの１または０が
イネーブル状態となる。レイヤがロウからハイに立ち上
がると、中間層のテストを行う。

そして、Ｔモードが１の時には、オフセットの誤差信号
を検出する場合である。レイヤがハイであり、Ｅｎ信号
がハイであるので、ゲート７０２及び７０３を介して出
力イネーブルがハイとなる。

そして、マックスバリューノード回路の中間層入力への
固定電圧をＯボルトまたはハイ状態にするため、その回
路をイネーブル状態にする。従って出力イネーブルがハ
イに立ち上がると、中間層のテスト終了までハイの状態
となる。すなわち、中間層について、オフセソトの誤差
を検出する。ここで、上述したようにＤＣＬＫがハイ信
号となり、＋ａ和の１周期が行われる。その後で、ＣＳ
Ｉ（ＣＳＯ２）がハイとなり、ＡＮＰＩから出力がアナ
ログバス（中間層）上に出力される。

次に一定時間たったＡＮＰ２へもＣＳＩ信号がディジー
チェーン的に加えられるので、ＡＮＰ２からも同様にア
ナログ出力信号が出力され、中間Ｉ」の出力バス上にの
る。さらに所定時間経過後に、ＡＮＰ３のＣＳＩ信号が
ハイに立ち上がるので、ＡＮＰ３からアナログ出力信号
が中間層の出力のアナログバス上に出力される。中間層
に出力された各アナログ信号はオペアンプ７０４及びア
ナログスイノチ７０５．７０６を介してＡ．　／　Ｄコ
ンバータ７０７に加えられる。そしてＡ／Ｄコンバータ
７０７の出力ＱｆはＭＰ（Ｊに送られ、それぞれ主記憶
に一時保持される。次に、第２９Ｂ図のタ，イミングチ
ャートに示されるように、Ｔモードを０にしてダミーノ
ードの出力電圧をハイにして、各ＡＮＰの出力電圧Ｑｆ
をＭＰＬＩがセンスする。

Ｍ　Ｉ）［ＪはこのＱｆとＱ９から求まる加算器利得Ａ
ｇが例えば１になるように、ＳＨバルスの幅を制御する
ことになる。その幅は＄４のパターンメモリのＳ　Ｈパ
ターン内容を変えることによって変えられる。

また、ポートレジスタ１のレイヤの出力が０の時にはイ
ンバータ７０８とゲート７０９、７１０を介して出力イ
ネーブル２にハイ信号が加えられるので、中間層のダミ
ーノード出力端子すなわち、マ・冫クスバリューノード
回路の第２の出力端子から出力信号が生じて出力層のＡ
ＮＰ４．５のオフセ７｝を検出する。そして、その出力
は曲述と同様にオペアンブ７１１，アナログスイソチ７
１２，７１３を介してＡ／Ｄコンバータ７０７に加えら
れる。なお、アナログスイソチ７１４，’／１５はＡ／
Ｄコンバータ７０７へと出力しない場合に電圧を電圧フ
ォロアで保護するものである。なお、Ａ．　Ｎ　Ｐ　４
及び５の出力はサンプル／ホールド７１５、７１６で一
時保持されて、アナログ出力信号として出力される。上
述したものはＴモードが１の場合であるので、Ａ．　Ｎ
　Ｐ　１、２、３、４、５にはそれぞれＯの入力信号が
加えられるから、ΔＮＰｌ乃至５のオペアンプのオフセ
ット電圧がＡ／Ｄコンバータ７０７からＭＰＵ側に出力
される。

なお、第２９Ｂ図に示すように、ＴモードをＯにした時
は、入力層用ダミーノード出力または中間層用ダミーノ
ード出力からはハイレベルのアナログ信号が出力される
ので、Ａ／Ｄコンバータ７０７からはＡＮＰＩ乃至５を
構成するオペアンプの出力電圧Ｑｆ（後述する）が出力
される。

第２８図は帰還型ニューラルネットワークにおける誤差
計測用回路を示し、第３ＯＡ，第３０Ｂ図はその動作タ
イミングを示す。マックスバリューノード回路１８７か
らは入力層へのダミーノード出力を示す出力信号のみが
出力され、ＡＮＰ　１，２，３にそれぞれ入力される。

ＡＮＰＩ，２．３の出力アナログバスは共通バスＣＢを
介して入力側のアナログバスへと帰還される．ポートレ
ジスタｌ５ゲート７０２，７０３、オペアンプ７０４、
アナログスイッチ７０５、７０６、Ａ／Ｄコンバータ７
０７、ゲート７０８，７０９，７１０及びアナログスイ
ッチ７１４の動作は第２７図の動作と同様である。１層
で出力層を兼ねるので、階層型のような出力層はないの
で、出力層へのダミーノード出力は生じない。出力層へ
ダミーノード出力を与える第２のアウトプットイネーブ
ル端子は接地される。そして、ＡＮＰｌ．，２、３から
の出力信号はサンプル／ホールド回路７１８，７１．９
，７２０を介して出力される。

第２８図の誤差計測用回路を第３０Ａ図及び第３０Ｂ図
の動作タイミングチャーｌ・を用いて、より具体的に説
明する。第３０Ａ図において、ＤＬＣＫの１周期におい
て、積和の１サイクルが行われる。そのＤＣＬＫの１周
期の前半のＤＣＬＫがハイの時に重みクロックＷＣＬＫ
が少なくとも１６個入力される。この重みクロックＷＣ
ＬＫは、シリアルデータをシフトレジスタに１６個蓄え
るためのクロックである。ＳＹＮＣ信号は１つのＡＮＰ
の動作タイミングを規定するもので、ＤＣＬＫより半サ
イクル前に立ち上がり、ＤＣＬＫの半分のサイクルの点
で立ち下がる。Ｓ　Ｈはサンプル／ホールド信号でその
ＷＣＬＫが入力した後、すなわち入力アナログデータと
ディジタル重みデータとの積が行われた後にその積信号
をコンデンサにまずチャージするものである．そして、
サンプル／ホールド信号の最初のハイ信号が立ち下がっ
た時点で、オフセットキャンセル信号ＯＣが立ち上がり
、コンデンサの極性を逆に反転する。その時、コンデン
サへの入力信号は、０にカットしておいて、再びサンプ
ル／ホールド信号の次のハイ信号において、コンデンサ
にチャージを行うと、コンデンサには、入力信号０の時
のオフセット電圧に等しい電圧がチャージされる。これ
によってコンデンサはオフセット分だけ少なくなった信
号、すなわちオフセットがキャンセルされた信号が蓄積
されることになる。しかし、これでもオフセソトが残る
場合には、さらに本発明の誤差吸収方式を利用する。

第２８図において、ポートレジスタ１にＭＰＵよりテス
トモードに入る指令信号が入力されると、Ｅｎ出力がハ
イに立ち上がり、テストモードの１または０がイネーブ
ル状態となる。レイヤがロウからハイに立ち上がると、
１層のテストを行う。

そして、Ｔモードが１の時には、オフセントの誤差信号
を検出する場合である。レイヤがハイであり、Ｅｎ信号
がハイであるので、ゲート７０２を介して出力イネーブ
ルの１番目がハイとなる。そして、マックスバリューノ
ード回路の中間層入力への固定電圧をＯボルトまたはハ
イ状態にするため、その回路をイネーブル状態にする。

すなわち、１層について、オフセットの誤差を検出する
。ここで、上述したようにＤＣＬＫがハイ信号となり、
積和の１周期が行われる。帰還型では、出力イネーブル
信号は、すぐ立ち下がるので、入力側のバスはディスイ
ネーブルとなる。しかし、出力イネーブルがハイの間で
、すでにすべてのＡＮＰのオフセット電圧は内部でサン
プルホールドされていることになる。その後で、ＣＳＩ
　　（ＣＳＯ２）がハイとなり、ＡＮＰＩから出力が出
力のアナログバス上に出力される。

次に一定時間たったＡＮＰ２へもＣＳＩ信号がディジー
チェーン的に加えられるので、ＡＮＰ２からも同様にホ
ールドしてあったオフセソト分のアカログ出力信号が出
力され、この層の出力バス１−にのる。さらに所定時間
経′！！Ｕ後に、Ａ　Ｎ　Ｐ　３のＣＳＩ伯号がハイに
立ち上がるので、Ａ　Ｎ　Ｐ　３からアナログ出力信号
が層の出力の７ナログバス上に出力される．，層に出力
されたオフセソト分の各？ナログ信号Ｑｆはオベアンプ
７０４及びアナログス１ソチ７０５，７０６を介してＡ
／Ｄコンバータ７０７ｃご加えられる。そしてＡ／Ｄコ
ンバータ７０７の出力ＱｆｌｉＭＰＴＪに送られ、それ
ぞれ＋：．記憶に一時保持される。次に、第３０Ｂ図の
タイミングチャートに示されるように、Ｔモードを０に
してダミーノードの出力電圧をハイにして、各ＡＮＰの
出力電圧Ｑ．をＭＰＵがセンスする。

Ｍ　Ｐ　ＵはこのＱｆとＱ．から求まる加算器利得Ａ，
が例えばｌになるように、ＳＨパルスの幅を制御するこ
とになる。その幅は制御パターンメモ’Ｊ　ｃ′）Ｓ　
Ｈパターン内容を変えることによって変えられる。上述
したものはＴモードが１の場合であるので、ＡＮＰＩ、
２、３にはそれぞれＯの入力信号が加えられるから、Ａ
ＮＰ１乃至５のオペアンプのオフセノ１・電圧がＡ／Ｄ
コンバータ７０７からＮＩＰＵ側に出力される。

なＪｊ、第３０８図に示すように、Ｔ　′Ｆ：−　１−
’をＯにし．た時には、入力層用ダミーノード出力から
はハイレベルのアナログ信号が出力されるので、Ａ／Ｄ
コンバータ７０７からはＡＮＰＩ乃至：３を横戊するオ
ペアンプの出力電圧Ｑｇ　（ｉ＆述する）が出力される
。

次にアナ口グニューロンブロセソ→トにＩタける演算誤
差発生モデルと、ダミーノードを利用した重み補正型方
式について、説明する。

第３１図は本発明の第１次補正ど第２次補正処理のアル
ゴリズムの概略図である。第１次補正処理は加Ｋｎ利得
推定のための計測条件設定とオフセット電圧の計測処理
である。すなわら、フａ　−チャートが開始すれば、ダ
ミーノードの固定電圧を０にして、誤差計測用重みデー
タの１−ｑｒをダミーノードに対する重みとして再設定
することになる。第２次補正処理はダミーノード０ボル
１・に対するオフセノト電圧Ｑｆと、１−Ｑｆを１ボル
トのダミーノードに対する重みとＬ２て加算した拮果に
、さら？こオフセット電圧が加えられて出力される混合
誤差出力Ｑ９の２つの情報を使って正しい加算器利得Ａ
．＝ＣＱ９−Ｑｆ）／（１−Ｑｆ）を計算することであ
る。

誤差には、オフセント誤差とゲイン誤差がある。

本発明ではダミーノードが論理的に存在している．すな
わち、マックスバリューノード回路からア對１１ｊグバ
スに例えばｌボルトの固定電圧を発生させる方式を採用
している。ＡＮＰに０ボルト入力を入れた場合にどの程
度の誤差を出し、その誤差がどのような経路で発生する
かは、実施例として以下に説明される。

第３２図は、アナログニューロンプロセッサにおける演
算誤差モデルとダミーノードを利用した１，リ御パター
ン補正型方式の概念図である。例えば）有みが０．　３
で入力がＯの場合には理論的には出力はＯとなる。加算
器利得が０．９８のとき、入力の０にこの０．９８をか
けてもＯとなり、意味はない．一方、入力が１ボルトの
場合には、ｌ　Ｘ　Ｏ．　３が本来の精の値である。そ
して、加算器利得が０．９８である場合には実際にかけ
られる値は０．　９　８　Ｘ　Ｏ．３となる。同様に他
のノードからの１ボルトに対してｌ　Ｘ　０．　４と（
−ＣＯ）Ｘ　（−０．６）を計算し，、これらの各積が
０．９８倍された値のすべての和をとると、図に示すよ
うに、１．　２　７　４ボルトとなる。

これにさらに、オペアンプのオフセノトが生（二、．−
０．０１ボルトが加えられると、結果として、１．２６
４ボルトとなる。実際の値はＩ　Ｘ　０．　３　＋　Ｉ
　ＸＯ．４＋（へ１．０）　Ｘ　（−０．６）であるか
ら１．３ボルトである。ところが１．３ボルトとなるべ
きところが、ゲイン誤差とオフセット誤差によって１．
２６４ボルトになる。これが演算誤差発生モデルである
。

下の図が制御パターン補正型方式の概念図であって、演
算誤差発生モデルにおいて生成されているオフセソト電
圧−０．０１ボルトの誤差を補正するために、この図で
、まずダミーノードの電圧を０．０ボルトとしている。

このとき、加算器利得が０。９８であっても出力はＯ．
ボルトとなるが、オフセノト電圧が加えられ、：ｔフセ
ソト電圧Ｑｆは一〇．０１ボルトとなる。そしてこれを
ダミーノードに対する重みをＱｆを相殺するために補正
としてダミーノード川瓜みを１から１．０１に変える。

これが第１次補正であって、一般には、１．０　　Ｑｆ
の値となる。しかし、加［利得は１．０であるべきとこ
ろが０．９８となっているので、ｉ．　ｏ　ｔ　ｘ　ｏ
，９　８　＝　０．　９　８　９　８ボルトが結果とな
る。さらにオペアンプのオフセ・ノトが同様にーＯ、０
１ボルトとすると、これが加算されて出力は０．　９　
７　９　８ボルトとなり、これを混合誤差出力値Ｑｆと
する。オフセソト電圧一〇．０１ボルトと、第１次補正
のみによって与えられた混合誤差出力電圧の０．９７９
８であるＱ．との２つの情報から第２次補正をかけて加
算利｛｝Ａ．を計算する。第２次補正は図に示されるよ
うに次式に従う。

Ａ，＝　（Ｑ＊　−Ｑｆ　）＋　（Ｉ　　Ｑｆ　）すな
わち、今の例題では、Ａｇが０．９８であるから、Ａ．
を求めることが第２次補正の第１次段階となる。なぜな
らば、第１次補正！　（１−Ｑｆ　）に固定電圧の１，
ナルトを掛け、さらに加算器利得Ａ，を掛けたものりこ
オフセノト電圧Ｑｆを加えたものがＱｆとなるので、 Ｑｓ　一（１−Ｑｆ　）ＸＩＸＡｇ　＋Ｑｆとなるから
である。

第２７図の階層型二エーラルネットワークにおける誤差
．計測回路においてＴモードを１にするとマックスバリ
ューノード回路の中で発生される固定電圧が強制的にＯ
ボルトになる。アナログバス■または■にはこれによっ
てＯボル］・が強制的に入力される。例えば入力層のア
ナログバス■を０ボルトにすると、中間層の各ＡＮＰＩ
．２．３の出力がオフセソト電圧として出力される。こ
れをＡ／Ｄコンバータ７０７を介してＭＰＵ側に入力す
る。ＭＰＵ側はこのオフセット電圧をＱｆ　として貯え
る。Ｍ　Ｐ　ｔＪはこのＱｆを用いて、第１次補正を行
う。第１次補正の後半においては、ダミーノードの固定
電圧を１ボルトとする。例えば、中間層の第ｌのＡＮＰ
　Ｉを対象とすれば、このダミ一ノード電圧に対する濫
みデータを１．０１とするよ・）に＄ク御する。中間層
のそのＡＮＰＩの加算器利得が０．９８とすれば、加算
乙の出力は、０．９８９８となり、さらにオフセット電
圧−０．０１ボルトが加ｔ）ってＱ．である０．９７９
８ボルトが出力される。これを中間層の出力アナログバ
スに接続された誤差５１廁用回路の内部のＡ／Ｄコンバ
ータを介して再びＭ　Ｐ　（ＪにＱ．情報として与える
．そしてＭＰＩノは、Ａ．の計算からＳ　Ｈバルスの幅
を計算する。以上の動作をすべてのＡＮＰに対して行う
こと６こなり、そして、こわらのすべてのデータを平均
して、例えば、Ａ，＝１となるＳＨバルスの幅を見つけ
、このパルス幅を制御パターンメモリ内のＳＨパターン
に反映させる。

第３３Ａ図乃至第３３Ｄ図は階層型ネットワークの場合
の制御パターン修正アルゴリズムである。

まず、マスクコントロールブロックを誤差計測モードに
する。テスト七ードすなわち、Ｔモードを１にし、レイ
ヤは中間層のｌ，Ｅｎは１とする。

すると、入力層のダミーノードの固定電圧は０ボルト電
圧となるので、中間層の各ＡＮ！’のオフセソト電圧を
計厠することになる。補正を行うために、ＭＰＵは、割
り込み処理を開始することによって補正を行う。まず中
間層の処理中のＡ．　Ｎ　Ｐ数を計数する割り込み回数
カウンタ変数をＯにし、割り込み処理を開始する。する
と、ＡＮＰは０ボルト入力電圧に対する出力電圧をＱｆ
として出力すると、計測用回路のＡ／ＤＲ換を介してデ
ータＱｆをＭ　Ｐ　ＩＪが内部のレジスタへ読み込み、
さらにそのレジスタから主記憶メモリへそれを移す。

そして、割り込みカウンタ変散をインクリメントし、こ
の割り込みカウンタ数が計測対象数すなわち、ＡＮＰ数
に一致しているかどうかを調べる。

それらがもし一致していなければ、カウント数をセンス
しながら待ち状態になる。もしカウント変数が計測対象
数に等しければ割り込み処理ルーチンを終わって中間層
のＡ．　Ｎ　Ｐに対する補正処理に入る。すなわち、各
Ａ．ＮＰに対してダミーノードの電圧を１ボルトにし、
第１次補正した値１．　０　−Ｑｆをまず重みとして、
主記憶メモリにすべてのＡＮＰに対する重みとして格納
する。すなわち、Ｔモードを０にする．すると、Ｔモー
ド＝０のときには、ダミーノードからは固定電圧の１ボ
ルトが生成されるので、これに対し、オフセントｆｉｌ
ｌ圧及びゲイン誤差の影響を同時計測する。再び割り込
み回数カリンク変数をＯにし、割り込み処理開始を行う
。すなわち計測用回路のＡ／Ｄ変換を介してＱ９を測定
することになる。ダミーノードの電圧はｌ，０で、第１
次補正によって例えばＡＮＰへの重みが１．０１になっ
ているので、加算器利得０．９８に対して出力が０．　
９　８　９　８になり、すフセット電圧−０．０１ボル
トが加わってＱｆである０．９７９８ボルトが計算され
る。このＱｆをＡ／Ｄコンバータを介してＭＰＵが読み
、レジスタからメモリに移し、これを中間層内のすべて
のＡＮＰに対して行うようにカウント変数をインクリメ
ントする．このインクリメント数が計測対象数になった
かどうかのチェックを行なって一致していなければさら
に計測を実行する．もし、カウンタ数が計測対象数にな
っていれば割り込み処理ルーチンを終わって第２次補正
処理に入る。ずなわら、加ｎ器利得の逆数からＳ　Ｈの
パルス幅を求め、割御パターンメモリを修正する。

以上の動作は出力層のＡ　Ｎ　ｌ）のすべてに対しても
行うことになる６従って、■に移って、１゛モードを１
、レイヤを０にして出力層モードにし、Ｅｎ＝ｉとして
、同様な処理に入る。すなわち、割り込み回数カウンタ
をＯにし、割り込み熟理ルーチンに入って、測定用回路
によってＯボルトのダミーノードに対するオフセソト電
圧、Ｑｆを出力層内のＡＮＰに対して求め、これらのデ
ータをメモリに貯える。この処理を計測対象数（出力層
のＡ．　Ｎ　Ｐ数）だけ行った後、割り込み処理ルーチ
ンをぬけて補正処理を行うことになる。ずなわらダミー
ノードの固定電圧１ボルトに対する重みデータを設定す
ることになる。

■に移る。Ｔモードを０にし、レイヤを０にし、Ｅｒｉ
を１にする。そしてＱ９を計算する。ずなわち、ダミー
ノードから固定電圧ｌボルトが発生されるので、オフセ
７｝電圧及びゲイン誤差の影響を同時計測することにな
る．割り込み回数カウント変数をＯにし、割り込み処理
開始を行ってＱ．をＡ／Ｄ変換器を介して読んでメモリ
に移す。そして割り込みカウント変数をインクリメント
し、出力層内のＡＮＰの数だけ行った後、割込み処理ル
ーチンから抜けて、補正用のＡ１を計算する。

すなわち、加算器利得の逆数からＳＨのパルス幅を求め
、ｉｌ１御パターンメモリを修正する．帰還型ネットワ
ークの場合のＩ１御パターン修正アルゴリズムは第３４
Ａ図及び第３４Ｂ図に示される。この場合も同様である
。帰還型ネットワークでは暦は１層である。マスクコン
トロールブロソクを誤差計測モードにし、Ｔモードを１
にし、レイヤをｌ　ｓ　Ｅ　ｎを１にして、まずダミー
ノードのＯボルト電圧出力によってオフセソト電圧を計
測する．割り込みカウンタ変敗をＯにし、割り込み処理
ルーチンに入って計測用回路の出力側にあるＡ／Ｄ変換
を介してＱｆを読み、それをメモリに移す．この処理を
ＡＮＰ数だけ繰り返し、割り込み処理ルーチンを終了し
、補正処理に入る。帰還型ネソトワークでは１層しかな
いために、補正は１度だけ行えばよい。次に、ゲイン檀
正を行うためにＴモードをＯに、レイヤをＯのままで、
Ｅｎを１にする。そしてダミーノードの固定電圧ｌボル
トを入力し、オフセソト電圧及びゲイン誤差の影響を同
時計測することになる。割り込み回数カウンタ変数を０
にし、割り込み処理開始を行う。

計測用回路のＡ／Ｄ変換を介して、Ｑｆを各ＡＮＰごと
に読む。すなわち、ダミーノードからの１ボルトに対し
て第ｌｒＡ補正で決まった重みデータを与えると、ＡＮ
Ｐは、内部の加算器利得０．９８をかけ、さらにオフセ
・ノト電圧が加わった電圧としてＱ９を出力する。この
処理は、１旧分のすべてのＡＮＰに対して行われ、各Ａ
．　Ｎ　Ｐに対応するＱｆ　とＱ９の情報がメモリに書
き込まれると、劃り込み処理ルーチンが終わる。そして
、ＭＰＵは第２次補正処理を行う。すなわち、ＭＰＵｉ
；ｔＡ，の通数１／Ａ，からＳ　Ｈのパルス幅Ｐ−４Ｗ
の変更を行って制御パターンメモリを更新する。

〔発明の効果〕

本発明によれば、ニューロチ・ノブの中におい゜Ｃ積和
演箕を実行するために用いられるコンデンサのサンプル
／ホールド時間を可変とすることにより、ニコーロン数
に関係なくコンデンサにおける加算値が飽和することを
防ぐことができる。

さらに、オフセソト電圧の誤差、加算器のゲインの誤差
、固定小数点方式に基づく誤差をなくすことができる。

【図面の簡単な説明】

第ＩＡ図は、本発明のニューロコンピュータの原理ブロ
ソク図、 第ＩＢ図は、本発明のアナログニューロブロセ・７サ（
ＡＮＰ）のチップから構成されたパッケージの概略図、 第ＩＣ図は、本発明のＡＮＰの内部構成図、第２図は、
本発明のアナログニユーロプロセソサの原理構成図、 第３図は、本発明の基本ユニットの一実施例のブロノク
図、 第４図は、本発明の基本ユニノトの実施例の具体的回路
図、 第５図は、本発明の基本ユニソトの他の実施例の具体的
回路図、 第６図は、本発明の基本ユニソトに用いられる積分器の
動作タイミングを説明する図、第７Ａ図は、階層型ニュ
ーラルネットワークの概念図、 第７Ｂ図は、本発明による階層型ニューラルネットワー
クの概念図、 第８図は、本発明のニューロコンピュータを階層型ネッ
トワークで実現したー実施例の具体的回路図、 第９Ａ図及び第９Ｂ図は、第８図に示した信号処理のタ
イミング図、 第ｌＯ図は、ディジタル重みデータの読み込みタイミン
グを示す図、 第１１Ａ図は、マスクコントロールブロソクの具体的回
路図、 第１１Ｂ図は、制御パターンメモリ及びマイクロコード
メモリの構造を示す図、 第１２Ａ図は、重みデータメモリへのデータ充填方法を
示す図、 第１２Ｂ図は、重みデータメモリの具体的構成図、 第１２Ｃ図及び第１２０図は学習アルゴリズムのフロー
チャート、 第１３図は、ディジー回路の具体的回路図、第１４図は
、マノクスバリューノード回路の具体的回路図、 第１５図は、シグモイド関数発生回路の具体的回路図、 第１６図は、シーケンスジェネレータの具体的回路図、 第１７図は、位相制御回路の具体的回路図、第１８図は
、シフトレジスタの具体的回路図、第１９Ａ図は、帰還
型ネットワークを説明する概念図、 第１９Ｂ図は、本発明のニューロコンピュータにより帰
還型ネノトワークを構成した場合の説明図、 第２０図は、本発明によるニューロコンピュータにより
、第１の帰還型ネソトワークを構成した実施例の具体的
回路図、 第２１Ａ図及び第２１Ｂ図は、第２０図に示した実施例
の信号処理を示すタイミング図、第２２図は、本発明の
ニューロコンピュータにより、第２の帰還型ネットワー
クを構成した実施例の具体的ブロック図、 第２３Ａ図及び第２３Ｂ図は、第２２図に示した実施例
の信号処理を示すタイミング図、第２４図は、本発明の
ニューロコンピュータにより階層型と帰還型とを組み合
わせた他の実施例のブロソク図、 第２５Ａ図及び第２５Ｂ図は、第２４図に示した実施例
の信号処理を示すタイミング図、第２６Ａ図及び第２６
Ｂ図は実際のＡＮＰが持っている誤差を発生するメカニ
ズムの概念図、第２７図，第２８図はそれぞれこのパル
ス的な誤差電圧透計る階層型及び帰還型のニューラルネ
ソトワークにおける誤差計測用回路を示す図、第２９Ａ
図は、階層型ネソトヮークの中間層におけるオフセノト
電庄計渕用制御シーケンス、第２９Ｂ図は、階層型ネソ
トワークの中間層におけるゲイン誤差計画用制御シーケ
ンス、第３０Ａ図は、帰還型ネソトワークにおけるオフ
セノト電圧計測用Ｍ御シーケンス、 第３０Ｂ図は、帰還型ネノトワークにおけるゲイン誤差
計測用Ｕ御シーケンス、 第３１図は、本発明の誤差計測に用いられる第１次、第
２次補正処理の説明図、 第３２図は、アナログ二一一ロンブロセソサにおける演
算誤差発生モデルとダミーノードを利用した制御パター
ン補正型方式を示す図、第３３Ａ図〜第３３Ｄ図は、階
層型ネットワークの場合のｆｉｌｆ１１パターン修正方
法を示す図、第３４Ａ図及び第３４Ｂ図は、帰還型ネノ
トワークの場合のａ御パターン修正方法を示す図、第３
　５図は、ニエーロンモデルの基本ユニソトの原理構成
図、 第３６図は、階層型ニューラルネソトヮークの構成概念
図である。 ６・　・　・ダミーノード手段、 ７・　・　・Ｓ　／　１１パターン、 ｌ２・　・　・制御パター　ンメモリ、ｌ３・・・シー
ケンサ、 １４・　・　・重みメモリ、 １５・・・ディジタル制御ｆ段、 １６・・・Ｄ　／　Ａコンバータ、 １７・・・Ａ／Ｄコンバータ、 １８・・・ＡＮＰで構成したニューラルネソトワーク、 １９・・・Ｓ　／　Ｉ！パターン形成手段、２０・・・
誤差測定手段．

Claims (1)

1. 【特許請求の範囲】 １）アナログ信号を第１のアナログバスより時分割的に
   入力し、積和演算を行ってアナログ信号を第２のアナロ
   グバスに出力するアナログニューロンプロセッサの集合
   からなるニューラルネットワーク（１８）と、 該ニューラルネットワーク（１８）のアナログバスに接
   続されテストモード時において、指定された前記アナロ
   グバスに固定電圧を発生するダミーノード手段（６）と
   、 テストモード時の第１の状態において前記第１のアナロ
   グバスにダミーノード手段（６）を介して０ボルトを強
   制的に入力し、前記第２のアナログバスからアナログニ
   ューロンプロセッサ内で発生されたオフセット電圧を検
   出する誤差測定手段（２０）と、 前記各ニューロンプロセッサのオフセット電圧からテス
   トモード時の第２の状態において、前記ダミーノード手
   段（６）から生成される固定電圧と乗算されるべき各ニ
   ューロンプロセッサへの重みを決め、第２のアナログバ
   スから出力される検出出力電圧からゲイン利得を計算し
   前記アナログニューロンプロセッサ内の積分器の積分期
   間を制御するサンプル／ホールド（Ｓ／Ｈ）制御信号の
   Ｓ／Ｈパターンを構成するディジタル制御手段内のＳ／
   Ｈパターン形成手段（１９）と、 このＳ／Ｈパターン（７）を格納するとともに前記ニュ
   ーラルネットワークの動作を制御する制御パターンがシ
   ーケンサ（１３）の制御によって順次読み出される制御
   パターンメモリ（１２）とからなることを特徴とするニ
   ューロコンピュータにおける可変積分パルスによる誤差
   吸収方式。 ２）前記誤差測定手段は、ダミーノードの固定電圧を０
   にしてオフセット電圧Ｑ＿ｆを求め、これにより誤差計
   測用重みデータ（１−Ｑ＿ｆ）を求める第１次補正手段
   と、 （１−Ｑ＿ｆ）をダミーノードの１ボルトの電圧に対す
   る中間的重みとし、さらにオフセット電圧Ｑ＿ｆとから
   形成される混合誤差出力をＱ＿ｇとして加算器利得Ａ＿
   ｇ＝（Ｑ＿ｇ−Ｑ＿ｆ）／（１−Ｑ＿ｆ）を求める第２
   次補正手段とよりなることを特徴とする請求項１記載の
   ニューロコンピュータにおける可変積分パルスによる誤
   差吸収方式。 ３）前記ダミーノードはマックスバリューノード回路か
   ら構成され、このマックスバリューノード回路は固定電
   圧を発生する手段と、前記固定電圧をダミーノード出力
   から所定タイミングに出力する手段よりなることを特徴
   とする請求項１記載のニューロコンピュータにおける可
   変積分パルスによる誤差吸収方式。 ４）前記誤差検出手段はＭＰＵからの指定に従ってテス
   トモードを有効にするイネーブル信号と、マックスバリ
   ューノード回路の指定された出力電圧を０ボルト電圧か
   ０ボルトでない電圧かに選択するテストモード信号と、
   各層の指定を行うレイヤ信号を生成するポートレジスタ
   手段（７０１）と、 前記イネーブル信号がイネーブル状態のときレイヤ信号
   の状態に対応する層の入力側の入力アナログバスに前記
   マックスバリューノード回路からテストモードの状態に
   対応する固定電圧を生成することを有効にするためのイ
   ネーブル信号を生成する制御手段（７０２、７０８、７
   ０９、７０３、７１０）とからなるディジタル回路手段
   を具備することを特徴とする請求項１記載のニューロコ
   ンピュータにおける可変積分パルスによる誤差吸収方式
   。 ５）前記誤差検出手段は、各層の出力アナログバスの検
   出出力電圧を受けるバッファ手段（７１１）と、 前記ディジタル回路手段から出力されるイネーブル信号
   がイネーブル状態であるときに前記検出出力電圧を有効
   に出力するスイッチング手段と、前記スイッチング手段
   に接続され前記検出出力電圧をＭＰＵを含むディジタル
   制御手段側にディジタル量として出力するＡ／Ｄ変換手
   段７０７を有することを特徴とする請求項１記載のニュ
   ーロコンピュータにおける可変積分パルスによる誤差吸
   収方式。