JPH0223024A - Abnormal input voltage detecting circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
3相交流で電源が供給される装置の入力電圧異常検出回
路に関し、
簡単な構成で3相交流の入力電圧の異常を検出すること
ができることを目的とし、
3相交流の入力電圧を各相ごとに全波整流する整流器と
、入力定格電圧の下限ピーク電圧の蒔/2の電圧を基準
電圧とし、各相の整流出力とこの基準電圧との比較を行
ない所定のパルスを出力する比較器と、各相に対応する
比較器出力パルスを取り込み、その論理演算出力に応じ
て入力電圧の異常を検出する電圧異常検出手段とを備え
て構成、あるいは前記比較器に代えて、入力定格電圧の
下限ピーク電圧とその題/2の電圧との間の所定の電圧
を基準電圧とし、各相の整流出力とこの基準電圧との比
較を行ない所定のパルスを出力する比較器と、各相に対
応する比較器出力パルスを取り込み、その論理演算出力
を所定の時定数に応じて積分処理する積分手段と、その
積分出力と基準電−圧および時定数に対応する所定の参
照電圧とを比較し、その大小に応じて入力電圧の異常を
検出する電圧異常検出手段とを備えて構成する。[Detailed Description of the Invention] [Summary] Regarding an input voltage abnormality detection circuit for a device powered by three-phase AC, the present invention aims to be able to detect abnormalities in three-phase AC input voltage with a simple configuration. , A rectifier that performs full-wave rectification of the input voltage of three-phase AC for each phase, and a voltage of 2/2 of the lower limit peak voltage of the input rated voltage is used as a reference voltage, and the rectified output of each phase is compared with this reference voltage. a comparator that outputs a predetermined pulse during the process, and a voltage abnormality detection means that takes in the comparator output pulses corresponding to each phase and detects an abnormality in the input voltage according to the logical operation output thereof, or the above-mentioned comparison Instead of a voltage generator, set a predetermined voltage between the lower limit peak voltage of the input rated voltage and the voltage in Section 2 as a reference voltage, compare the rectified output of each phase with this reference voltage, and output a predetermined pulse. an integrator that takes in the comparator output pulses corresponding to each phase and integrates the logical operation output according to a predetermined time constant; The voltage abnormality detection means compares the input voltage with a predetermined reference voltage and detects an abnormality in the input voltage depending on the magnitude thereof.
本発明は、3相交流で電源が供給される装置において、
簡単な構成で入力電圧の異常を検出することができる入
力電圧異常検出回路に関する。The present invention provides a device powered by three-phase alternating current,
The present invention relates to an input voltage abnormality detection circuit that can detect an input voltage abnormality with a simple configuration.
大型の情報処理装置に必要な電力は、通常、3相交流の
商用電力を受電して供給される。このような情報処理装
置では、受電した交流電圧を電源装置により整流して各
回路に供給しているが、電圧および周波数の変動により
誤動作しないようにするために、自動電圧調整装置や定
電圧定周波電源装置などの安定化電源が用いられている
。The power necessary for large information processing devices is usually supplied by receiving three-phase AC commercial power. In such information processing equipment, the received AC voltage is rectified by the power supply and supplied to each circuit, but in order to prevent malfunctions due to voltage and frequency fluctuations, automatic voltage regulators and constant voltage regulators are used to prevent malfunctions due to voltage and frequency fluctuations. A stabilized power source such as a frequency power supply device is used.
したがって、多少の電圧変動があっても、許容されてい
る入力定格電圧の範囲内であれば、動作に異常を来さな
いようになっている。Therefore, even if there is some voltage fluctuation, as long as it is within the allowable input rated voltage range, no abnormality will occur in the operation.
ところが、入力定格電圧を下回る入力電圧の低下、瞬断
あるいは3相交流の場合の欠相などの異常があると、電
源装置に障害を引き起こし、最悪の場合には情報処理装
置のシステムダウンに発展することがあった。However, if there is an abnormality such as a drop in the input voltage below the rated input voltage, a momentary power outage, or a phase loss in the case of three-phase AC, it will cause a failure in the power supply, and in the worst case, it will lead to a system failure of the information processing equipment. I had something to do.
また、そのような場合のシステムダウンにおいて、入力
電圧の異常を検出していなければ、その障害原因がたと
えばソフトウェアに起因するものなのか、あるいはハー
ドウェアに原因があるのか、さらに電源障害によるもの
なのか判断が困難であった。In addition, if the system goes down in such a case and an abnormality in the input voltage is not detected, it is possible to determine whether the cause of the failure is due to software or hardware, or whether it is due to a power supply failure. It was difficult to judge whether
本発明は、このような従来の問題点を解決するもので、
3相交流の入力電圧の異常を簡単に検出することができ
る入力電圧異常検出回路を提供することを目的とする。The present invention solves these conventional problems,
It is an object of the present invention to provide an input voltage abnormality detection circuit that can easily detect abnormalities in three-phase AC input voltage.
第1図は本発明の原理ブロック図であり、第1図(a)
は請求項(1)に対応し、第1図(b)は請求項(2)
に、対応する。FIG. 1 is a block diagram of the principle of the present invention, and FIG. 1(a)
corresponds to claim (1), and FIG. 1(b) corresponds to claim (2).
corresponds to.
第1図(a)において、整流器111は、3相交流の入
力電圧を各相ごとに全波整流する。In FIG. 1(a), a rectifier 111 performs full-wave rectification on a three-phase AC input voltage for each phase.
比較器113は、入力定格電圧の下限ピーク電圧の蒔/
2の電圧を基準電圧とし、各相の整流出力とこの基準電
圧との比較を行ない、それぞれ所定のパルスを出力する
。The comparator 113 determines the lower limit peak voltage of the input rated voltage.
2 is used as a reference voltage, the rectified output of each phase is compared with this reference voltage, and predetermined pulses are output respectively.
電圧異常検出手段115は、各相に対応する比較器出力
パルスを取り込み、その論理演算出力に応じて入力電圧
の異常を検出する。The voltage abnormality detection means 115 takes in the comparator output pulses corresponding to each phase, and detects an abnormality in the input voltage according to the logical operation output thereof.
第1図(ロ)において、整流器121は、3相交流の入
力電圧を各相ごとに全波整流する。In FIG. 1(b), a rectifier 121 performs full-wave rectification on a three-phase AC input voltage for each phase.
比較器123は、入力定格電圧の下限ピーク電圧とその
r3/2の電圧との間の所定の電圧を基準電圧とし、各
相の整流出力とこの基準電圧との比較を行ない、それぞ
れ所定のパルスを出力する。The comparator 123 uses a predetermined voltage between the lower limit peak voltage of the input rated voltage and its r3/2 voltage as a reference voltage, compares the rectified output of each phase with this reference voltage, and generates a predetermined pulse, respectively. Output.
積分手段125は、各相に対応する比較器出力パルスを
取り込み、その論理演算出力を所定の時定数に応じて積
分処理する。Integrating means 125 takes in the comparator output pulses corresponding to each phase, and integrates the logical operation outputs according to a predetermined time constant.
電圧異常検出手段127は、その積分出力と基準電圧お
よび時定数に対応する所定の電圧とを比較し、その大小
に応じて入力電圧の異常を検出する。The voltage abnormality detection means 127 compares the integrated output with a reference voltage and a predetermined voltage corresponding to a time constant, and detects an abnormality in the input voltage depending on the magnitude thereof.
請求項(1)に対応する発明は、3相交流の入力電圧の
整流出力と、人力定格電圧の下限ピーク電圧の6/2の
基準電圧との比較を行なうことにより、入力電圧が正常
状態にあるときには、各相対応に、入力電圧の1/6波
長以上のパルス幅を有するパルス(あるいはその反転論
理のパルス)を取り出すことができる。The invention corresponding to claim (1) brings the input voltage to a normal state by comparing the rectified output of the three-phase AC input voltage with a reference voltage of 6/2 of the lower limit peak voltage of the rated human power voltage. In some cases, it is possible to take out a pulse (or a pulse with its inverted logic) having a pulse width of 1/6 wavelength or more of the input voltage for each phase.
したがって、入力電圧の異常に伴い各比較器出力パルス
が変化するので、各比較器出力パルスの論理演算を行な
えば、入力電圧の異常を検出することができる。Therefore, since each comparator output pulse changes with an abnormality in the input voltage, an abnormality in the input voltage can be detected by performing a logical operation on each comparator output pulse.
請求項(2)に対応する発明は、3相交流の入力電圧の
整流出力と、入力定格電圧の下限ピーク電圧とその(/
2の電圧との間に設定される基準電圧との比較を行なう
ことにより、入力電圧が正常状態にあるときには、各相
対応に、入力電圧の1/6波長未満のパルス幅を有する
パルス(あるいはその反転論理のパルス)を取り出すこ
とができ、それら比較器出力パルスの論理演算を行えば
論理1と論理Oとが所定の周期で繰り返される信号を取
り出すことができる。The invention corresponding to claim (2) provides a rectified output of a three-phase AC input voltage, a lower limit peak voltage of the input rated voltage, and its (//
When the input voltage is in a normal state, a pulse (or By performing a logical operation on these comparator output pulses, it is possible to extract a signal in which logic 1 and logic O are repeated at a predetermined period.
したがって、その論理演算出力に対して、所定の時定数
に対応する積分処理を行なえば、入力電圧の変化に伴っ
て積分出力のピークレベルが変化するので、そのピーク
レベルの差を監視すれば入力電圧の異常を検出すること
ができる。Therefore, if the logic operation output is subjected to integration processing corresponding to a predetermined time constant, the peak level of the integrated output will change as the input voltage changes, so if the difference in peak levels is monitored, the input Voltage abnormalities can be detected.
以下、図面に基づいて本発明の実施例について詳細に説
明する。Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第2図は、請求項(1)に対応する本発明の一実施例の
構成を示すブロック図である。FIG. 2 is a block diagram showing the configuration of an embodiment of the present invention corresponding to claim (1).
図において、3相交流の入力電圧R,S、Tは、各相ご
とに全波整流器201,203,205にそれぞれ取り
込まれる。すなわち、全波整流器201には入力電圧R
,Sが取り込まれ、全波整流器203には入力電圧S、
Tが取り込まれ、全波整流器205には入力電圧T、R
が取り込まれる。In the figure, three-phase AC input voltages R, S, and T are taken into full-wave rectifiers 201, 203, and 205 for each phase, respectively. That is, the full-wave rectifier 201 has an input voltage R
, S are taken into the full-wave rectifier 203, and the input voltage S,
T is taken in, and the full-wave rectifier 205 receives input voltages T and R.
is taken in.
全波整流器201,203,205からそれぞれ出力さ
れる整流出力A、B、Cは、それぞれ比較器211,2
13.215の各非反転入力端子に入力され、反転入力
端子の基準電圧Vtと比較される。比較器211,21
3,215の出力端子には、各整流出力A、B、Cと基
準電圧V、に応じた所定の比較器出力パルスD、E、F
が取り出される。この比較器出力パルスD、E、Fは論
理和回路(OR)221に入力され、その論理和出力G
のパターンに応じて入力電圧異常の検出が行なわれる。The rectified outputs A, B, and C output from the full-wave rectifiers 201, 203, and 205 are respectively output to comparators 211 and 2.
13.215 are input to each non-inverting input terminal, and compared with the reference voltage Vt of the inverting input terminal. Comparators 211, 21
3,215 output terminals are provided with predetermined comparator output pulses D, E, F according to each rectified output A, B, C and reference voltage V.
is taken out. These comparator output pulses D, E, and F are input to a logical sum circuit (OR) 221, and its logical sum output G
Input voltage abnormality is detected according to the pattern.
第3図は、請求項(1)に対応する実施例の各部の出力
波形を説明するタイムチャートである。FIG. 3 is a time chart illustrating output waveforms of each part of the embodiment corresponding to claim (1).
図において、各波形は第2図に示す各部の出力A−Gに
対応する。In the figure, each waveform corresponds to the outputs A to G of each section shown in FIG.
以下、本実施例の動作について第2図および第3図を参
照して説明する。The operation of this embodiment will be described below with reference to FIGS. 2 and 3.
各相の入力電圧R,S、Tはそれぞれ全波整流され、位
相が互いに2π/3ずれた整流出力A。The input voltages R, S, and T of each phase are each full-wave rectified, and the rectified output A is shifted in phase by 2π/3.
B、Cとして取り出される。They are taken out as B and C.
ここで、基準電圧V、を入力定格電圧の下限ピーク電圧
の(/2とし、比較器211,213゜215は、整流
出力A、B、Cがそれぞれ基準電圧■、を越えている期
間、論理「1」に相当するパルスを比較器出力パルスD
、E、Fとして出力する構成とする。Here, the reference voltage V is set to (/2) of the lower limit peak voltage of the input rated voltage, and the comparators 211, 213 and 215 calculate the period during which the rectified outputs A, B, and C exceed the reference voltage The pulse corresponding to “1” is the comparator output pulse D
, E, and F.
したがって、入力電圧(整流出力A、B、C)が定格電
圧の範囲内にあれば、比較器出力パルスD、E、Fの各
パルス幅は入力電圧の1/6波長以上となり、その論理
和出力G0は常に論理「1」(ハイレベル)となる。Therefore, if the input voltage (rectified output A, B, C) is within the rated voltage range, each pulse width of the comparator output pulses D, E, F will be 1/6 wavelength or more of the input voltage, and their logical sum Output G0 always becomes logic "1" (high level).
また、入力電圧が定格電圧を下回った場合には、比較器
出力パルスD、E、Fの各パルス幅は入力電圧の1/6
波長未満となり、その論理和出力Glは電圧低下分に応
じて論理「1」と論理「0」を繰り返すので、それを監
視することにより入力電圧低下を検出することができる
。In addition, when the input voltage is lower than the rated voltage, the pulse width of each comparator output pulse D, E, and F is 1/6 of the input voltage.
Since the logical sum output Gl repeats logic "1" and logic "0" in accordance with the voltage drop, a drop in input voltage can be detected by monitoring this.
また、入力電圧に瞬断あるいは欠相が発生した場合には
、比較器出力パルスD、E、Fの少なくとも一つのパル
スが欠落するので、その論理和出力Gtは欠落パルスに
応じて論理「0」となり、入力電圧低下と同様にその異
常を検出することができる。Furthermore, if a momentary interruption or phase loss occurs in the input voltage, at least one of the comparator output pulses D, E, and F will be missing, so the OR output Gt will be set to logic "0" according to the missing pulse. ”, and this abnormality can be detected in the same way as input voltage drop.
以上説明した請求項(1)に対応する実施例では、比較
器211,213,215は、それぞれ整流出力A、B
、Cが基準電圧■、を越えている期間、論理「1」に相
当する比較器出力パルスを出力する構成であるが、比較
器出力パルスがその反転論理である場合には、論理和回
路221を論理積回路に変更することにより、同様に本
発明の入力電圧異常検出回路を構成することができる。In the embodiment corresponding to claim (1) described above, the comparators 211, 213, and 215 each have rectified outputs A and B.
, C exceeds the reference voltage ■, the comparator output pulse corresponding to logic "1" is output. However, when the comparator output pulse is the inverted logic, the OR circuit 221 By changing the circuit to an AND circuit, the input voltage abnormality detection circuit of the present invention can be similarly configured.
第4図は、請求項(2)に対応する本発明の一実施例の
構成を示すブロック図である。FIG. 4 is a block diagram showing the configuration of an embodiment of the present invention corresponding to claim (2).
図において、3相交流の入力電圧R,S、Tは、第一実
施例と同様に各相ごとに全波整流器401゜403.4
05にそれぞれ取り込まれる。全波整流器401,40
3,405からそれぞれ出力される整流出力A、B、C
は、それぞれ比較器411.413,415の各非反転
入力端子に入力され、反転入力端子の基準電圧■、と比
較される。In the figure, three-phase AC input voltages R, S, and T are connected to full-wave rectifiers 401°, 403.4° for each phase, as in the first embodiment.
05 respectively. Full wave rectifier 401, 40
Rectified outputs A, B, and C output from 3 and 405, respectively.
are input to each non-inverting input terminal of the comparators 411, 413, 415, respectively, and compared with the reference voltage (2) of the inverting input terminal.
比較器411,413,415の出力端子には、各整流
出力A、B、Cと基準電圧■、に応じた所定の比較器出
力パルスH,I、Jが取り出される。Predetermined comparator output pulses H, I, and J are taken out from the output terminals of the comparators 411, 413, and 415 in accordance with the respective rectified outputs A, B, and C and the reference voltage .
この比較器出力パルスH,I、Jは論理和回路(OR)
421に入力され、その論理和出力には積分回路423
に入力される。積分回路423の所定の時定数に応じた
積分出力しは、比較器425の各非反転入力端子に入力
され、反転入力端子の参照電圧■9と比較される。比較
器425の出力端子には、積分出力りと参照電圧vQに
応じた所定の比較器出力Mが取り出され、そのパターン
に応じて入力電圧異常の検出が行なわれる。These comparator output pulses H, I, and J are logical sum circuit (OR)
421, and its OR output is an integral circuit 423.
is input. The integrated output signal according to a predetermined time constant of the integrating circuit 423 is input to each non-inverting input terminal of the comparator 425, and is compared with the reference voltage 9 of the inverting input terminal. A predetermined comparator output M corresponding to the integral output and the reference voltage vQ is taken out to the output terminal of the comparator 425, and input voltage abnormality is detected according to the pattern.
第5図は、請求項(2)に対応する実施例の各部の出力
波形を説明するタイムチャートである。FIG. 5 is a time chart illustrating output waveforms of each part of the embodiment corresponding to claim (2).
図において、各波形は第4図に示す各部の出力A−C,
H〜Mに対応する。In the figure, each waveform is the output A-C of each part shown in Figure 4,
Corresponds to HM.
以下、本実施例の動作について第4図および第5図を参
照して説明する。The operation of this embodiment will be explained below with reference to FIGS. 4 and 5.
各相の入力電圧R,S、Tはそれぞれ全波整流され、位
相が互いに2π/3ずれた整流出力A。The input voltages R, S, and T of each phase are each full-wave rectified, and the rectified output A is shifted in phase by 2π/3.
B、Cとして取り出される。They are taken out as B and C.
ここで、基準電圧■、を入力定格電圧の下限ピーク電圧
と、その蒔/2の電圧との間の所定の電圧をとし、比較
器411,413,415は、整流出力A、B、Cがそ
れぞれ基準電圧vpを越えている期間、論理rl、に相
当するパルスを比較器出力パルスH,I、Jとして出力
する構成とする。Here, the reference voltage (■) is a predetermined voltage between the lower limit peak voltage of the input rated voltage and the voltage of 2/2 of the input rated voltage, and the comparators 411, 413, and 415 have rectified outputs A, B, and C. The comparator output pulses H, I, and J are configured to output pulses corresponding to logic rl during a period exceeding the reference voltage vp, respectively.
したがって、入力電圧(整流出力A、B、C)が定格電
圧の範囲内にあれば、比較器出力パルスH,I、Jの各
パルス幅は、基準電圧■、に応じて入力電圧の1/6波
長未満となり、その論理和出力には論理「1」と論理「
0」とを繰り返す。Therefore, if the input voltage (rectified output A, B, C) is within the rated voltage range, the pulse width of each comparator output pulse H, I, J will be 1/1/1 of the input voltage according to the reference voltage ■. It becomes less than 6 wavelengths, and the logical sum output contains logic "1" and logic "
0" is repeated.
積分回路423は、その時定数に応じて論理和出力にの
立ち下がりレベルを決定する。The integrating circuit 423 determines the falling level of the OR output according to its time constant.
比較器425の参照電圧■9は、基準電圧V。The reference voltage (19) of the comparator 425 is the reference voltage V.
に応じて決められる論理和出力にの各パルス間隔と、積
分回路423の時定数に応じて決められる積分出力りの
立ち下がりレベルに応じて決定される。たとえば、基準
電圧■、が下がれば論理和出力にのパルス幅が狭くなっ
てパルス間隔が広がり、また時定数が大きくなれば各パ
ルスの立ち下がりレベルは上昇する。その関係から、入
力電圧が定格電圧の範囲内にあるときには、積分出力り
が常に参照電圧■、を越える電圧になるように調整する
。It is determined according to each pulse interval of the OR output, which is determined according to , and the falling level of the integral output, which is determined according to the time constant of the integrating circuit 423 . For example, if the reference voltage (2) decreases, the pulse width of the OR output becomes narrower and the pulse interval becomes wider, and if the time constant becomes larger, the falling level of each pulse increases. From this relationship, when the input voltage is within the rated voltage range, the integral output is adjusted so that it always exceeds the reference voltage.
なお、比較器425は、入力電圧が定格電圧の範囲内に
あるとき、すなわち積分出力りが参照電圧■9を越えて
いる期間、論理「1」に相当するパルスを比較器出力M
として出力する構成とする。Note that when the input voltage is within the rated voltage range, that is, when the integral output exceeds the reference voltage ■9, the comparator 425 outputs a pulse corresponding to logic "1" as the comparator output M.
The configuration is to output as .
したがって、入力電圧が定格電圧の範囲内にあり、正常
時の積分出力し0が取り出されている時には、比較器出
力M0は常に論理「1」 (ハイレベル)となる。Therefore, when the input voltage is within the rated voltage range and 0 is extracted from the integrated output during normal operation, the comparator output M0 always becomes logic "1" (high level).
また、入力電圧が定格電圧を下回った場合には、比較器
出力パルスH,I、Jの各パルス幅は狭(なってその論
理和出力にのパルス間隔が広がり、それに応じて積分出
力L+ は参照電圧■9を下回ることになる。したがっ
て、その比較器出力MIは電圧低下分に応じて論理「1
」と論理「0」を繰り返し、それを監視することにより
入力電圧低下を検出することができる。In addition, when the input voltage is lower than the rated voltage, the pulse widths of the comparator output pulses H, I, and J are narrow (as a result, the pulse interval of the OR output becomes wider, and the integral output L+ is accordingly Therefore, the comparator output MI becomes logic "1" according to the voltage drop.
” and logic “0” repeatedly, and by monitoring this, it is possible to detect a drop in the input voltage.
また、入力電圧に瞬断あるいは欠相が発生した場合には
、比較器出力パルスH,I、Jの少なくとも一つのパル
スが欠落するので、その積分出力L2は欠落パルスに応
じて参照電圧vQを下回り、比較器出力M2も論理「O
」となり、入力電圧低下と同様にその異常を検出するこ
とができる。Furthermore, if a momentary interruption or phase loss occurs in the input voltage, at least one of the comparator output pulses H, I, and J will be missing, so the integrated output L2 will adjust the reference voltage vQ according to the missing pulse. below, the comparator output M2 is also logic “O”
”, and this abnormality can be detected in the same way as input voltage drop.
以上説明した請求項(2)に対応する実施例では、比較
器411,413.415は、それぞれ整流出力A、B
、Cが基準電圧V、を越えている期間、論理rlJに相
当する比較器出力パルスを出力する構成であるが、比較
器出力パルスがその反転論理である場合には、論理和回
路421および立ち下がりレベルを決定する積分回路4
23は、それぞれ論理積回路および立ち上がりレベルを
決定する積分回路に変更し、比較器出力Mによる入力電
圧の異常判定論理を反転させることにより、同様に本発
明の入力電圧異常検出回路を構成することができる。In the embodiment corresponding to claim (2) described above, the comparators 411, 413, and 415 have rectified outputs A and B, respectively.
, C exceeds the reference voltage V, the comparator output pulse corresponding to the logic rlJ is output. However, when the comparator output pulse is the inverted logic, the OR circuit 421 and the rising Integrating circuit 4 that determines the falling level
23 is replaced with an AND circuit and an integration circuit that determines the rising level, respectively, and the input voltage abnormality determination logic based on the comparator output M is inverted, thereby configuring the input voltage abnormality detection circuit of the present invention. I can do it.
上述したように、本発明によれば、3相交流の入力電圧
の異常(入力電圧低下、瞬断、欠相、その他)が、簡単
な構成でしかも容易に検出することができ、実用的には
極めて有用である。As described above, according to the present invention, abnormalities in three-phase AC input voltage (input voltage drop, instantaneous interruption, open phase, etc.) can be easily detected with a simple configuration, and can be practically used. is extremely useful.
第1図は本発明の原理ブロック図、
第2図は請求項(1)に対応する本発明の一実施例の構
成を示すブロック図、
第3図は請求項(1)に対応する実施例タイムチャート
、
第4図は請求項(2)に対応する本発明の一実施例の構
成を示すブロック図、
第5図は請求項(2)に対応する実施例タイムチャート
である。
図において、
111.121は整流器、
113.123は比較器、
115.127は電圧異常検出手段、
125は積分手段、
201.203,205,401,403,405は整
流器、
11.213,215,411,413.41は比較器
、
21.421は論理和回路(OR)、
23は積分回路、
25は比較器である。
請求項(1)に対応する図
(a)
請求項(2)に対応する図
(t))
本発明原理ブロック図
第1図
請求項(1)に対応する実施例
第2図
請求項(2)に対応する実施例
第4
図
久力電圧低刀
關断、欠相)
關すiJ[1に対応する実施例タイムチャートI
−「−m−−1「
M・f−一−し]−一
言釧ρ蒐2に対応する遺肪被列タイムチャート第5図Fig. 1 is a block diagram of the principle of the present invention, Fig. 2 is a block diagram showing the configuration of an embodiment of the present invention corresponding to claim (1), and Fig. 3 is an embodiment corresponding to claim (1). Time Chart FIG. 4 is a block diagram showing the configuration of an embodiment of the present invention corresponding to claim (2). FIG. 5 is a time chart of an embodiment corresponding to claim (2). In the figure, 111.121 is a rectifier, 113.123 is a comparator, 115.127 is a voltage abnormality detection means, 125 is an integration means, 201.203, 205, 401, 403, 405 is a rectifier, 11.213, 215, 411, 413.41 are comparators, 21.421 is an OR circuit (OR), 23 is an integration circuit, and 25 is a comparator. Figure (a) corresponding to claim (1) Figure (t) corresponding to claim (2)) Block diagram of the principle of the present invention Figure 1 Embodiment corresponding to claim (1) Figure 2 Claim (2) ) Embodiment 4 corresponding to Figure 4 Embodiment time chart I corresponding to ``-m--1'' M・f-1-shi]- Chart 5 of the time chart for the death row corresponding to Kototsusen ρ蒐2
Claims (2)
流器(111)と、 入力定格電圧の下限ピーク電圧の√3/2の電圧を基準
電圧とし、各相の整流出力とこの基準電圧との比較を行
ない、それぞれ所定のパルスを出力する比較器(113
)と、 各相に対応する比較器出力パルスを取り込み、その論理
演算出力に応じて入力電圧の異常を検出する電圧異常検
出手段(115)と を備えたことを特徴とする入力電圧異常検出回路。(1) A rectifier (111) that performs full-wave rectification of the three-phase AC input voltage for each phase, and a voltage of √3/2 of the lower limit peak voltage of the input rated voltage as the reference voltage, and the rectified output of each phase and this A comparator (113) that compares with a reference voltage and outputs a predetermined pulse.
), and a voltage abnormality detection means (115) that takes in comparator output pulses corresponding to each phase and detects an abnormality in the input voltage according to the logical operation output thereof. .
流器(121)と、 入力定格電圧の下限ピーク電圧とその√3/2の電圧と
の間の所定の電圧を基準電圧とし、各相の整流出力とこ
の基準電圧との比較を行ない、それぞれ所定のパルスを
出力する比較器(123)と、各相に対応する比較器出
力パルスを取り込み、その論理演算出力を所定の時定数
に応じて積分処理する積分手段(125)と、 その積分出力と前記基準電圧および時定数に対応する所
定の参照電圧とを比較し、その大小に応じて入力電圧の
異常を検出する電圧異常検出手段(127)と を備えたことを特徴とする入力電圧異常検出回路。(2) A rectifier (121) that performs full-wave rectification of the three-phase AC input voltage for each phase, and a predetermined voltage between the lower limit peak voltage of the input rated voltage and the voltage of √3/2 thereof as the reference voltage. , a comparator (123) that compares the rectified output of each phase with this reference voltage and outputs a predetermined pulse, and a comparator (123) that takes in the comparator output pulse corresponding to each phase and outputs the logical operation output at a predetermined time. an integrating means (125) that performs integration processing according to a constant; and a voltage abnormality that compares the integrated output with the reference voltage and a predetermined reference voltage corresponding to the time constant, and detects an abnormality in the input voltage according to the magnitude thereof. An input voltage abnormality detection circuit comprising a detection means (127).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16812188A JPH0223024A (en) | 1988-07-06 | 1988-07-06 | Abnormal input voltage detecting circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16812188A JPH0223024A (en) | 1988-07-06 | 1988-07-06 | Abnormal input voltage detecting circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0223024A true JPH0223024A (en) | 1990-01-25 |
Family
ID=15862240
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16812188A Pending JPH0223024A (en) | 1988-07-06 | 1988-07-06 | Abnormal input voltage detecting circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0223024A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007265806A (en) * | 2006-03-28 | 2007-10-11 | Matsushita Electric Works Ltd | Lighting system |
-
1988
- 1988-07-06 JP JP16812188A patent/JPH0223024A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007265806A (en) * | 2006-03-28 | 2007-10-11 | Matsushita Electric Works Ltd | Lighting system |
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