JPH02218241A - 高速パケット転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 バスマ）　ＩＪックス内のメモリの利用効率の向上を図
った高速パケット転送制御方式に関し、バスマトリック
ス部の回路規模を縮小し、それによりバスマトリックス
を構成するバッファメモリの利用効率を高め、装置の価
格を低減し且つ信頼性を向上させることを目的とし、 入力パケットをデータ部と制御部に分離し、データ部の
交換処理と制御部の交換処理とを別々に行うように構成
する。

〔産業上の利用分野〕

本発明はバスマトリックス形式のパケット交換装置にお
いて、データパケットと制御パケットを分離し、データ
パケットのみをバスマ）　ＩＪソックス入力することに
より、バスマトリックス内のメモリの利用効率の向上を
図った高速パケット転送制御方式に関する。

本発明の背景として、高速化及び大容量化を容易にする
パケット交換装置の一つとして、第１７図に示す如きパ
ケット交換装置が提案されている（特開昭第６２−１１
２４４３号公報に開示されている昭和６０年２月１４日
出願「高速パケット交換方式」参照）。

第１７図において、複数の入力パケット転送バス１．１
〜ｌ、ｎの各々に接続された複数の送信バッファ回路４
０の各々からのパケットを、人出力バスが格子状に配置
されたバスマトリックス部１００を介して、複数の出力
パケット転送バス２．１〜２．ｎの各々に接続された複
数の受信バッファ回路６０のいずれかに転送するバスマ
トリックス形パケット交換装置が示されている。

入力パケット転送バス１．１〜ｌ、ｎ　とバスマトリッ
クス部１００の入力バス１０１−１〜１０１−ｎ　との
間には、送信バッファ回路２０からのパケットに基づい
てバスマトリックス部１００の入力バス１０１−１〜１
０１−ｎを制御する複数の入力トラフィック転送制御回
路２．１〜２．０が接続されている。

バスマトリックス部１００内では、入力バス１０１−１
〜１０１−ｎと出力バス１０２−１〜１０１−ｎとの間
に複数の交換用バッファ回路１１−１．１１−２．、、
、、　ｉｎ　−ｎが接続されている。

バスマトリックス部１００の出力バスには、交換用バッ
ファ回路１１−１．１１−２．、、、、　Ｉｎ　−ｎか
らのパケットに基づいて出力パケット転送バス２．１〜
２．ｎを制御する複数の出力トラフィック転送制御回路
３．１〜３．ｎが接続されている。

入力パケット転送バス１．　ｉ（ｉ　＝１．２．、、、
、　ｎ）から到着し、送信バッファ回路４０に蓄積され
たパケットは、入力トラフィック転送制御回路２−１　
により制御されて、交換用バッファ回路１１−１．１１
−２．、、、　。

Ｉｎ−ｎのいづれかを経由して所望の受信バッファ回路
６０に蓄積され、対応する出力パケット転送バス２．Ｊ
　に送出される。

この種のパケット交換装置において、バスマトリックス
部１００を構成する交換用バッファ回路１１−１．１１
−２．、、、、１ｎ−ｎの数は、入力バス本数と出力バ
ス本数との積に比例して多くなるので、各交換用バッフ
ァ回路のメモリ容量はできる限り少ないことが望まれる
。

一方、入力トラフィックの偏りによるパケット廃棄を防
止することも重要である。

〔従来の技術〕

第１７図において、バスマトリックス部１００の入力バ
ス１０１−１．１０１−２．、、、、１０１−ｎからパ
ケットが入力され、これらを例えば出力バス１０２−ｊ
　に接続されているバッファ１１−ｊ、　１２−ｊ、、
、、、　１ｎ−ｊからそれらのパケットを出力しようと
する場合、出力バス１０２−ｊの許容転送速度には限界
があるので、従来はバッファ１１−１．１１−２．、、
、、　ｉｎ　−ｎの各々のバッファ容量を大きくしてバ
スマ）　ＩＪソック２１００　における各バッファのパ
ケットの蓄積量を多くしておき、出力バスの許容転送速
度に応じて順次送出していた。

〔発明が解決しようとする課題〕

上記従来方式によれば、トラフィックの偏りによるパケ
ットの廃棄を防止するためには、パスマトリックス部１
００を構成するバッファ１１−１．１１−２．、、．１
ｎ−ｎの各々の容量を大きくしなければならない。これ
は、出力パケットの集中がどの出力バスで発生するかわ
からないからである。一般に、出力バスの本数がｎ本で
パケット長がＶであれば、ｎＸＶに対応する容量を各先
入先出バッファが必要とする。例えば出力バスの本数が
３本でパケット長が４にバイトの場合、バッファ１１−
１．１１−２゜、、、１ｎ−ｎの各々は１２にバイトの
容量が必要であり、余裕を考慮すると２０にバイトもの
容量となる。

しかも、上記大容量のバッファを各格子点の全てに分散
配置しなければならない。

このように、大容量のバッファを要するということは、
バスマトリックス部１００の回路規模を大きくしなけれ
ばならないことを意味し、バスマトリックスを構成する
バッファメモリの利用効率が低いという問題点に加え、
装置価格が高く且つ装置の信頼性が低いという問題点が
ある。

さらに、従来はバスマトリックス部１００内のバッファ
における輻幀に対して特別の考慮が払われていなかった
ので、バッファの容量を越える入力があった場合はその
パケットは廃棄される場合があり、転送パケットの信頼
性が低いという問題点もある。

本発明の目的は、上記従来技術における問題点にかんが
み、バスマトリックス部の出力バスの転送速度を増大せ
しめるべく、バスマトリックスへの入力パケットをデー
タパケットと制御パケットに分離し、データパケットの
みをバスマトリックスに転送し、制御パケットは別ルー
トにて転送するという構想に基づき、バスマトリックス
形パケット交換装置において、バスマトリックス部の回
路規模を縮小し、それによりバスマトリックスを構成す
るバッファメモリの利用効率を高め、装置の価格を低減
し且つ信頼性を向上させることにある。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。同図において
、１０はバスマトリックス部、１−１〜ｎ　−ｎはバス
マトリックス部１０の格子点に配置された交換用バッフ
ァ回路、４１−１〜４１−ｎはバスマトリックス部１０
の入力データパケット転送バス、４２−１〜４２−ｎは
バスマトリックス部１０の出力データパケット転送バス
、１．１〜１．ｎは複数の入力パケット転送バス、２．
１〜２．ｎは複数の出力パケット転送バス、４０．１〜
４０．ｎの各々は入力パケット転送バス１．１〜ｌ、ｎ
の各々に複数個接続された送信バッファ回路、６０．１
〜６０．ｎの各々は出力パケット転送バス２．１〜２．
ｎの各々に複数個接続された受信バッファ回路、Ａ、ｌ
　〜Ａ、ｎは転送回路部、２０．１〜２０．　ｎは転送
回路部Ａ、１〜Ａ、ｎに含まれており入力パケット転送
バス１．１〜ｌ、ｎに接続された入力トラフィック転送
制御回路、３０．１〜３０．０は転送回路部Ａ、１〜Ａ
、ｎに含まれており出力パケット転送バス２．１〜２、
ｎに接続された出力トラフィック転送制御回路である。

本発明により、転送回路部Ａ、１〜Ａ、ｎはそれぞれ、
データパケット転送制御回路２１．１〜２１．０と制御
パケット送信制御回路２２．１〜２２１口と制御パケッ
ト受信制御回路３２．１〜３２．０とを備えている。更
に、本発明により、制御パケット送信制御回路２２．１
〜２２．０の出力は制御パケット転送用ライン５を介し
て制御パケット受信制御回路３２．１〜３２．０の入力
に接続されている。入力トラフィック転送制御回路２０
．１〜２０．ｎは入力パケットを入力データパケットと
入力制御パケットに分離する。データパケット転送制御
回路２１．１〜２１．０は入力データパケットをバスマ
トリックス部１０に転送する。制御パケット送信制御回
路２２，１〜２２．０は入力制御パケットを制御パケッ
ト転送用ライン５に送出する。制御パケット受信制御回
路３２．１〜３２．０は制御パケット転送用ライン５か
ら自己を指定する制御パケットを抽出し、出力トラフィ
ック転送制御回路３０．１〜３０．ｎに送る。出力トラ
フィック転送制御回路３０．１〜３０、ｎはバスマトリ
ックス部１０から受は取ったデータパケットに制御パケ
ット受信制御回路３２．１〜３２、ｎからの制御パケッ
トを付加して出力パケット転送バス２．１〜２．ｎに送
出する。送信バッファ回路４０．１〜４０．０は出力パ
ケット転送バス２．１〜２．ｎから自己宛のパケットを
受は取り、格納する。

制御パケット転送用ライン５はリングネットワーク、時
分割多重（ＴＤＭ＞同期バス、バスマ）　ＩＪソックス
次数をとくにこのために専用にもちいる転送リンク等に
より実現できる。

〔作用〕

送信バッファ回路４０．１〜４０．ｎから送出されるパ
ケットは入力トラフィック転送制御回路２０．１〜２０
、ｎにおいてデータパケットと制御パケットに分離され
、データパケットはデータパケット転送制御回路２１．
１〜２１．ｎによりバスマトリックス部１０に転送され
る。−力制御パケットは制御パケット送信制御回路２２
．１〜２２．０により制御パケット転送用ライン５に送
出される。制御パケット受信制御回路３２．１〜３２．
０は制御パケット転送用ライン５上の制御パケットから
自己を宛先とする制御パケットを抽出し、出力トラフィ
ック転送制御回路３０．１〜３０、ｎはバスマトリック
ス部１０の出力データパケット転送バス４２−１〜４２
−ｎから自己を宛先とするデータパケットを抽出し、こ
れに制御パケット受信制御回路３２．１〜３２．０から
の制御パケットを付加して出力パケット転送バス２．１
〜２．ｎに送出する。受信バッファ回路６０．１〜６０
．０は出力トラフィック転送制御回路３０．１〜３０．
ｎから送られて来るパケットから自己を宛先とするパケ
ットを抽出し、格納する。

バスマトリックス部１０には制御パケットが入力されな
いので、バスマトリックス部１０を構成するバッファ回
路１−１〜ｎ−ｎのメモリ容量はその分だけ少なくする
ことができる。

〔実施例〕

以下、第１図のブロック図の各部の構成を順次説明する
。

第２図は本発明の実施例による転送制御回路部Ａ、１〜
Ａ、ｎの一つＡ、１　内の入力トラフィック転送制御回
路２０．１とデータパケット転送制御回路２１、ｌと制
御パケット送信制御回路２２．１との機能、及びＡ、ｊ
内の制御パケット受信制御回路３２．ｊと出力トラフィ
ック転送制御回路３０．ｊとの機能を説明するブロック
図である。同図において、入力トラフィック転送制御回
路２０．１はＬＣＮメモ１Ｊ２２Ａ　と制御回路２２Ｂ
とを備えている。

制御回路２２１は送信バッファ回路４０．１からのパケ
ット有無検出信号を受信し送信バッファ回路４０．１の
一つく以下ＦＩＦＯ−Ａとも称する）を指定するアドレ
スを発生するとともに、後に詳述するパケット転送許可
信号を送出する機能、ＬＣＮ　（ＬｏｇｉｃａｌＣｈａ
ｎｎｅｌ　Ｎｕｍｂｅｒ）番号を更新する機能、指定し
た送信バッファ回路からのパケットデータを受は取り、
パケットの行き先を検出する機能、パケットを分離する
機能、再送パケット通知機能、規制ポート通知機能、転
送確認パケットの通知機能、等の各種機能を備えている
。

ＬＣＮメモ’Ｊ　２２Ａは、制御回路２２Ｂが検出した
パケットの行き先アドレスに基づいて、バスマトリック
ス部を構成するバッファ回路１−１〜ｎ−ｎを指定する
ＦＩＦＯ−Ｂアドレスと、新ＬＣＮ番号と、出力トラフ
ィック転送制御回路３０．１〜３０．０の一つのアドレ
ス（以下ＦＩＦＤ−Ｃアドレスとも称する）とを出力す
る機能を備えている。

データパケット転送制御回路２１．１は制御回路２２１
からデータパケットを受けてデータパケットの転送制御
とＦＩＦＯ−８アドレスの計算を行う。

制御パケット送信制御回路（以下ＡＴ回路とも称する）
２２．ｉ　は制御回路２２Ａからヘッダ情報を受け、デ
ータパケット転送制御回路２１．１はＦＩＦＯ−Ｂ内リ
ンクアドレスを受け、制御パケット受信制御回路３２、
Ｊからパケット転送要求を受けて、ヘッダパケットの転
送制御と制御パケットの転送制御とを行う。

２３はアドレスを送出する増幅器、２４はデータパケッ
トを送出する増幅器、２５は制御パケットを制御パケッ
ト転送用ライン５に送出する制御パケット送信部である
。

制御パケット受信制御回路（以下ＡＲ回路とも称する）
３２．ｊ　は、ＡＲ制御回路３２Ａ　とメモリ蓄積量カ
ウンク回路３２Ｂ　とを備えている。ＡＲ制御回路３２
Ａは、制御パケット転送用ライン５からヘッダパケット
を受信部（Ｒｖ）３２Ｃを介して受け、廃棄パケットの
検出機能、ヘッダパケットの受信制御機能、制御パケッ
トの受信制御機能を有している。

出力トラフィック転送制御回路３０、ｊは評制御回路３
２Ａからヘッダ情報を受け、ＦＩＦＯ−Ｂ（ｉ−ｊ）か
ら増幅器３０１を介してデータパケットを受けて、受信
バッファ６０．Ｊの一つを指定するアドレスを発生し、
パケット有無骨を受信バッファから受けてパケット転送
開始信号を送出し、出力データを送出する。

第３図は、本発明の実施例による入力トラフィック転送
制御回路２０．１の構成を示すブロック図である。同図
において、入力トラフィック転送制御回路２０．１は、
ＬＣＮメモリ２０１、アドレス発生回路２０２、パケッ
ト有無検出制御回路２０３、タイミング発生回路２０４
、ラッチ回路２０５、遅延回路２０６、再送制御回路２
０７、パケット転送確認制御回路２０８、転送規制制御
回路２０９、制御パケット分配制御回路２０９Ａ、増幅
器２１０　、２１１．２１３を備えている。

第４図は本発明の実施例による出力トラフィック転送制
御回路３０．Ｊの構成を示すブロック図である。同図に
おいて、出力トラフィック転送制御回路３０．Ｊは、パ
ケット有無検出回路３０３、タイミング発生回路３０４
、アドレス発生回路３０５、遅延回路３０６，３０７　
、受信タイミング生成回路３０８　、ＣＲＣチエツク回
路３０９、増幅器３１０，３１１を備えている。

第３図よりＬＣＮメモリ２０１　は、遅延回路２０６及
び転送規制制御回路２０９からアドレス指定を受けてＦ
ＩＦＯ−８アドレスと新ＬＣＮ　アドレスとＦＩＦＯ−
Ｃアドレスとを作成するだめのテーブル（第１２図参照
）を備えている。アドレス発生回路２０２は、パケット
有無検出制御回路２０３からイネーブル信号を受けてＪ
ＦＯ−へ指定アドレスと転送値Ｓ忍通知信号とを発生す
る。パケット有無検出制御回路２０３は、送信バッファ
回路（Ａ−ＦＩＦＯ）４０．　ｉからパケット有無信号
を受けてパケット転送許可信号を送出し、入力されるパ
ケットよりパケット受信終了信号または再送制御回路２
０７からの再送要求信号を受けて、タイミング発生回路
２０４に検出通知信号を送出する。タイミング発生回路
２０４は、パケット長及びモード情報を発生する。ラッ
チ回路２０５は、データパケット転送制御回路２１．１
を指定するアドレスをラッチする。遅延回路２０６は、
入力データパケットを１パケット分遅延させる。再送制
御回路２０７、パケット転送確認制御回路２０８、転送
規制制御回路２０９、制御パケット分配制御回路２０９
Ａの機能については、後に詳細に説明する。

第５図は本発明の実施例によるデータパケット転送回路
（００回路）２１．　ｉの構成を示すブロック図である
。同図において、データパケット転送制御回路２１．１
は、遅延回路２１５、ポインタ格納ＲＡＭ２１６　、Ｆ
ＩＦＯ−８アドレス指定回路２１８を備えている。

第６図は本発明の実施例による制御パケット送信制御回
路（ＡＴ回路）２２．　ｉの構成を示すブロック図であ
る。同図において、制御パケット送信制御回路２２．１
は、パケットドライバ２２０、遅延回路２２１、タイミ
ング調整回路２２２、制御パケット生成回路２２３、転
送先ＡＲアドレステーブル２２４を備えている。

第７図は本発明の実施例による制御パケット受信制御回
路（ＡＲ回路）３２．ｊ　の構成を示すブロック図であ
る。同図において、制御パケット受信制御回路３２．Ｊ
は、パケット受信部３２０　、ＣＲＣチエツク回路３２
１、アドレス比較回路３２１Ａ、ヘッダパケット検出回
路３２２、情報パケット蓄積メモリ３２３、蓄積メモリ
出力側、御回路３２３Ａ、スレショルドデータＲＡＭ回
路３２４、加算回路３２５、減算回路３２５Ａ。

比較回路３２６．３２６Ａ、制御パケット転送要求生成
回路３２７、制御パケット検出回路３２８を備えている
。

第８図は本発明の実施例によるバスマトリックス部１０
を構成するバッファ回路１−Ｊ　の構成を示すブロック
図である。同図において、バッファ回路１−Ｊは、パケ
ット蓄積バッファ１０１、パケット／バイト蓄積カウン
タ１０２、入力パケットのアドレス発生回路部１０３、
出力パケットのアドレス発生回路部１０４、アドレスチ
エツク回路１０５，１０６、出力タイミング生成回路１
０７、増幅器１０８．１０９．１１０を備えている。

第９図は送信バッファ回路４０．１及び受信バッファ回
路６０．ｊが伝送路対応部である場合の回路構成を示す
ブロック図である。同図において、送信バッファ回路４
０．１は伝送路符号複合回路回路４０１　と、パケット
区切り検出回路４０２と１パケット遅延回路４０３　と
、アドレスチエツク回路４０４　と、パケット転送タイ
ミング生成回路４０５　と、パケット有無通知回路４０
６　と、パケット長カウンタ４０７　と、パケット転送
待ち行列回路４０８　と、パケットパケット長格納回路
４０８Ａと、パケット再送待ち行列回路４０９と、再送
・規制・確認処理回路４０９Ａと、アドレス発生回路４
０９Ｂと、増幅器４１０　と、タイマ回路４０５Ａと、
リミッタ回路４０５Ｂとを備えている。

受信バッファ回路６０．１は伝送路符号化回路４１１と
、パケット区切り挿入回路４１２　と、伝送路待ちパケ
ット蓄積バッファ回路４１３　と、アドレスチエツク回
路４１４　と、パケット転送許可タイミング生成回路４
１５　と、増幅器４１６とを備えている。

第１０図は送信バッファ回路４０．ｉ及び受信バッファ
回路６０．ｊが端末対応部である場合の回路構成を示す
ブロック図である。

同図において、第９図と同一部分には同一の参照符号を
付しである。第９図と異なるところは、第９図における
伝送路符号複合化回路４０１及び伝送路符号化回路４１
１　に代えて、第１０図においては、送信バッファ回路
４０．１は、端末からの入力情報からパケットを組み立
てるパケット組立回路６０１を備え、受信バッファ回路
６０．Ｊはパケットを分解して端末に引き渡すパケット
分解回路６１１を備えていることである。

第１１図は本発明の実施例による各伝送路上のパケット
のデータフォーマットを示す図、第１２図〜１６図は本
発明の実施例による各テーブルの構成を示す図である。

本発明の実施例における特徴的事項は、次の■〜■に集
約される。

■　転送回路部Ａ、１〜Ａ、ｎにおけるパケットの分離
による高効率パケット転送方式 ■　スループットの低下を抑える為の短パケツト転送方
式 ■　高信頼スイッチが実現可能なパケット再送制御、即
ちパケット送達６’ｌＬＪメカニズム■　格子点メモリ
を有効利用可能なパケット転送規制方式 以下、本発明の実施例によるパケット交換処理の動作を
、第１図〜第１６図を参照しながら、入力パケット転送
バス１．１　に接続された一つの送信バッファ４０．１
から入力トラフィック転送制御回路２０、　ｉ、　デー
タパケット転送制御回路２１．１、バスマトリックス部
１０内の交換用バッファ回路ｌ−ｊを通り、出力トラフ
ィック転送制御回路３０．ｊを通って出力パケット転送
バス２．Ｊ　に接続された一つの受信バッファ回路６０
．Ｊに至るパケットの転送の流れに沿って上記特徴事項
別に順次説明する。

☆■転送回路部Ａ、１〜Ａ、ｎにおけるパケットの分離
による高効率パケット転送方式 入力パケット転送バス１．ｉを通って伝送路または端末
から送られてきた入力データは、第９図又は第１０図に
示す送信バッファ４０−１に入力される。

送信バッファ４０．１が第１０図に示す端未収容部のそ
れである場合は、入力データは第１１図（ａ）　　に示
す形式の受信データであり、パケット組立回路６０１に
て、任意のパケットに組み立てる作業等を行ってパケッ
ト化し、１パケット遅延回路４０３　に入力される。パ
ケット区切り検出回路４０２　はパケットの先頭を検出
してパケット長カウンタ４０７をイネーブルにし、パケ
ットの終端を検出してパケット長カウンタ４０７をディ
スイネーブルにするとともに、１パケツトを検出したこ
とを確認する１パケツトの終了信号をパケット有無通知
回路４０６に送る。一方、１パケット遅延回路４０３に
入力されたパケットには、パケット長カウンタ４０７で
計数したパケット長が先頭に付加されて、パケット転送
待ち行列回路４０８に送られ、入力トラフィック転送制
御回路２０．ｉからの転送要求があるまでそこに蓄積さ
れる。パケット長はまた、専用のパケット長格納回路４
０８Ａに格納され、後に詳述するパケット転送規制制御
等に用いられる。

増幅器４１０からパケットが入力パケット転送バス１．
１　に送出される前に、再送用のパケット再送待ち行列
回路４０９　に入力される先頭アドレスをアドレス発生
回路４０９Ｂから受取り、パケット転送待ち行列回路４
０８から出力されるパケットの先頭に付加し、更にパケ
ット転送の単位を示すパケット転送モードをパケット転
送タイミング生成回路４０５から受取り、パケット転送
待ち行列回路４０８から出力されるパケットの先頭に付
加し、第１１図（ｂ）または（ｂ）”のパケットフォー
マットで入力トラフィック転送制御回路２０．１に転送
される。

この時の転送モードのパラメータの与え方は、現在パケ
ット転送待ち行列回路４０８に蓄積されているパケット
の送出順の先頭パケットの長さをパケット長格納回路４
０８Ａから検出し、そのパケットに続くパケット長を前
記パケット長に付加し、リミッタ回路４０５Ｂ内のテー
ブルに格納されている値と比較し、転送するパケット長
が前記テーブル４０５Ｂ内の値より小さければ、大きい
値になるまでパケット長を加え、大きくなった時のパケ
ット数を転送モードとする。パケット長格納回路４０８
Ａに加算すべきパケット長が格納されていない場合は、
タイマ回路４０５Ａのタイムアウトまでに加算したパケ
ット数を転送モードとする。

パケット許可信号がパケット転送タイミング生成回路４
０５に入力され、且つ、入力トラフィック転送制御回路
２０．１からのアドレス指定が、この送信バッファ４０
．１のアドレスと一致すると、アドレスチエツク回路４
０４は増幅器４１０をイネーブルにし、それによりパケ
ット有無通知回路４０６からのパケット有無信号とパケ
ット転送待ち行列回路４０８からの出力パケットが入力
トラフィック転送制御回路２０−１に送出される。アド
レスの一致を監視する上記方式をアドレスフィルタリン
グ方式という。

パケット転送タイミング生成回路４０５　は、パケット
転送待ち行列回路４０８からのバッファの出力タイミン
グを制御する。送信バッファ回路４０．１から入力トラ
フィック転送制御回路２０．１に送出されるパケットは
第１１図（ｂ）またはくｂ〉°に示ずフォーマットとな
る。同図において、再送アドレス、ＬＣＮ番号について
は後に説明する。

送信バッファ回路４０．１が第９図に示す伝送路対芯部
のものである場合は、伝送路からはパケットが入力され
るので伝送路符号複合回路４０１にて適切なフォーマッ
トのパケットに変換すること以外は第１０図について説
明した動作と同様であり、説明を省略する。

こうして送信バッファ４０．１から送出されたパケット
は、第２図に示す転送回路部Ａ、ｌ　に入力される。転
送回路部Ａ、１　においては、入力トラフィック転送制
御回路２０．１内の制御回路２２１は、入力パケットの
ヘッダ部とデータ部を分離し、ヘッダ部はＡＴ回路２２
．１に転送し、データ部は第１１図（Ｃ）のパケットフ
ォーマットでＤＤ回路２１．１に転送する。

第３図は入力トラフィック転送制御回路２０．１の詳細
を示すブロック図である。同図において、入力パケット
転送バス１．１を介して複数の送信バッファ回路４０．
１から送られてくるパケット有無信号を、パケット有無
検出制御回路２０３が検出する。

パケット有りの信号を検出すると、アドレス発生回路２
０２にイネーブル信号を与え、それにより、入力パケッ
ト転送バス１．１　に接続されている複数の送信バッフ
ァ４Ｏ−ｉ（以下ＦＩＦＯ−Ａとも称する）のなかで優
先順位の一番高い送信バッファを選び出し、その選び出
した送信バッファ４０−１を指定するアドレスがアドレ
ス発生回路２０２から送出されるとともに、パケット転
送許可信号がパケット有無検出回路２０３から送出され
る。アドレス発生回路２０２からのアドレスに一致した
送信バッファ４０．１からは、パケット転送許可信号に
応じてパケットが送出され、増幅器２１０を介して遅延
回路２０６に入力される。アドレス指定以外の送信バッ
ファ４０−１はパケット転送許可信号を無視する。従っ
て、アドレス指定された送信バッファ４０．１のみがパ
ケット転送許可信号を認知し、その信号に応じてパケッ
トを入力パケット転送バス１．１　に送出する。

入力パケット転送バス１．１を転送されてきたパケット
データは遅延回路２０６が受信し、そのパケットのパケ
ットヘッダ部中のＬＣＮ（Ｌｏｇｉｃａｌ　Ｃｈａｎｎ
ｅｌＮｕｍｂｅｒ）番号をアドレスとしてＬＣＮメモリ
２０１が持っている行き先テーブルを検索し、バスマト
リックス部１０内のバッフ　７１−１〜ｎ−ｎ（以下Ｆ
ＩＦＯ−Ｂとも称する）のアドレスから対応する一つの
アドレス（ＦＩＦＯ−Ｂアドレス）を選出し、且つ、出
力トラフィック転送制御回路３０．１〜３０．ｎ（以下
ＦＯＦＯＣとも称する）のアドレスから対応する一つの
アドレス（ＦＩＦＯ−Ｃアドレス）と新規ＬＣＮ番号と
を選出する。

第１２図にＬＣＮメモリ２０１内の行き先きテーブルの
構成を示す。図示の如く、行き先きテーブルの入力アド
レス部は入力ポート番号（ＦＩＦＯ−Ａ番号）と入力Ｌ
ＣＮ番号からなっており、出力データ部はＦＩＦＯ−Ｂ
番号と、ＦＩＦＯ−Ｃ番号と、新ＬＣＮ番号と制御部と
からなっており、入力ボート番号と入力ＬＣＮ番号とを
キイーとして出力データ部の各データを検索する。

再び第３図に戻り、タイミング発生回路２０４は、パケ
ット有無検出回路２０３からパケット有りの検出通知信
号を受け、遅延回路２０６の入力されたパケットからパ
ケット長とモード情報を受け、且つ、入力パケットから
パケット終了信号を検出して、これらの入力情報に基づ
いてラッチ回路２０５、増幅器２１２，２１４のイネー
ブルのタイミングを制御する。タイミング発生回路２０
４　はさらに、パケット終了信号の検出から所定時間の
後に、パケット転送開始信号を送出する。これにより、
増幅器２１２からはパケットのデータ部のみが出力され
、増幅器２１４からは旧ＬＣＮ　に替わる新たなしＣＮ
　と、ＰＩＦＤＣのアドレスと、ＦＩＦＤ−８のアドレ
スとが出力される。新たなＬＣＮ　と、ＦＩＦＯ−Ｃの
アドレスと、ＦＩＦＯ−Ｂのアドレスとは、ヘッダ情報
として増幅器２１１を介して訂回路２２．１に送出され
る。増幅器２１２からのデータ部は増幅器２１３を介し
てデータパケットとしてＤＯ回路２１．ｌに送られ、増
幅器２１４からのＰＩＦＯ−Ｂアドレスはラッチ回路２
０５を介してＤＤ回路２１．１に送られる。このように
して、パケットはデータパケットとヘッダパケットとに
分離されてそれぞれ、ＤＤ回路２１．１とへＴ回路２２
．ｉに送られる。増幅器２１３から出力されるデータパ
ケットのフォーマットは第１１図（Ｃ）　　に示すよう
に、パケット長とデータとＣＲＣ等からなっている。ま
た、増幅器２１１から送出されるヘッダ情報のフォーマ
ットは第１１図（Ｃ）”’に示すように、パケット長と
、ＦＩＦＯ−８アドレスと、ＦＩＦＯ−Ｃアドレスと、
新ＬＣＮ番号ＬＣＮ’と、ＣＲＣ等とからなっている。

同図に示す再送アドレスについては後述する。

☆■パケット転送制御方式 データパケット転送制御回路（００回路）２１．　ｉ　
においては、第５図に示すように、第３図の増幅器２１
３からの入力データパケットを遅延回路２１５で受ける
と同時に、ラッチ回路２０５からのＦＩＦＯ−８アドレ
スをポインタ格納ＲへＭ２１６の読み出しアドレスとす
るとともに、ＦＩＦＯ−Ｂアドレス指定回路２１８にこ
のＦＩＦＤ−Ｂアドレスを格納する。ポインタ格納Ｒへ
Ｍ２１６はＦＩＦＯ−Ｂアドレスの各々について、現在
の蓄積パケット長を格納している。即ち、バスマトリッ
クス部を構成するバッファ回路１−１〜ｎ−ｎの各々に
格納されているデータパケットのパケット長は、各１１
ＦＤ　−８アドレス毎にポインタ格納ＲＡＭ２１６に格
納されている。ポインタ格納ＲＡＭ２１６がデータパケ
ット転送制御回路２１．１に入力されたＦＩＦＯ−Ｂで
アクセスされると、対応するパケット長データが読み出
されて、制御パケット送信制御回路（ＡＴ回路）２２．
　ｉ　にリンクアドレスとして通知されとともに、この
パケット長データはカウンタ回路２１７　にて入力デー
タパケットの先頭にあるパケット長データと加算され、
その加算結果が再びポインタ格納ＲＡＭ２１６の同一ア
ドレス部に格納される。こうして、ポインタ格納ＲＡＭ
２１６には各ＦＩＦＯ−Ｂにおけるパケットの現在蓄積
量が格納されていることになる。この作業中に、データ
パケットは、バスマトリックス部１０のなかで、ＦＩＦ
Ｄ−Ｂアドレス指定回路２１８にて指定される、バッフ
ァ回路（ＦＩＦＯ−Ｂ）　１−１〜ｎ−ｎの一つに転送
される。

バスマトリックス部１０内においては、前述の送信バッ
ファ回路４０．１〜４０．ｎ及び入力トラフィック転送
制御回路２０．１〜２０．０におけるのと同様に、アド
レス指定されたバッファ回路１−ｊ以外はアドレスチエ
ツク回路１０５（第８図）によりフィルタリングされる
。指定された第８図に示されるバッファ回路１−ｊにお
いては、増幅器１０８がイネーブルとなり、パケット転
送開始信号に同期して転送されてくる入力データパケッ
トを内部のバケツ）！積バッファ１０１に格納する。こ
の場合、パケットのヘッダ部は入力されないので、パケ
ット蓄積バッファ１０１の容量は少なくてすみ、従って
転送効率を上げることが可能になることに着目される。

格納された複数のデータパケットは、パケット／バイト
蓄積カウンタ１０２　によってパケット数またははバイ
ト数が計数される。バイト数カウンタとパケット数カウ
ンタの２種類を設けたのは、バケツ）！積バッファ１０
１　に入力したパケットの転送速度と同一の転送速度デ
ータ出力する場合はバイト数を計数して出力することが
可能であり、バケツ）！積バッファ１０１に入力したパ
ケットの転送速度の整数倍で出力する場合はパケット数
を計数して出力する方が望ましいからである。

バケツ）！積バッファ１０１　は、入力パケットアドレ
ス発生回路１０３　と出力パケットアドレス発生回路１
０４の二つのアドレスからの制御によってファーストイ
ン・ファーストアウトバッファ（ＦＩＦＯ）を形成して
いる。前記２つのアドレス発生回路１０３、１０４は、
共に、パケットの入出力時に同期して、カウントアツプ
するリングカウンタで作られている。尚、ＰＩＦ［］−
８の出力側のバスに接続されるパケット出力共通メモリ
回路部を設け、蓄積カウンタの値によって予め設定され
た値を越えた場合、上記共通メモリ回路部に対し、パケ
ット有無信号を用いて、パケットの有りを通知する方式
もある。

出力トラフィック転送制御回路３０．ｊからのアドレス
がアドレスチエツク回路１０６　にて検出されると、増
幅器１０９がイネーブルとなり、出力トラフィック転送
制御回路３０．Ｊからのパケット転送許可信号を受けて
出力タイミング生成回路１０７が出力パケットのアドレ
ス発生回路部１０４を起動して読出アドレスを与え、パ
ケット蓄積バッファ１０１から増幅器１０９を介して出
力トラフィック転送制御回路３０．Ｊにテ゛−タパケッ
トが出力される。

一方、第６図に示す制御パケット送信制御回路２２．１
においては、転送されてきた制御パケット（第１１図（
Ｃ）”″）が遅延回路２２１に入力され、データパケッ
ト転送制御回路２１．１内のボインク格納ＲＡＭ２１６
からのリンクアドレスがタイミング調整回路２２２　に
入力される。タイミング調整回路２２２　は、制御パケ
ットの開始及び停止を検出し、上記リンクアドレスを遅
延回路２２１の出力において、制御パケットの所定位置
に付加する。また、受信した制御パケット中のＦＩＦＯ
−８アドレスを読み出しアドレスとして、転送先人Ｒア
ドレステーブル２２４を検索し、転送先である制御パケ
ット受信制御回路３２、Ｊのアドレス（ＡＲアドレス）
を読み出してパケットドライバ２２０において制御パケ
ットの先頭に付加して第１１図（Ｃ）”　　に示すフォ
ーマットのパケットを生成して制御パケット転送用ライ
ン５に転送する。

制御パケット転送用ライン５は、時分割多重（ＴＤＭ）
によるマルチスロットの通信路であり、半固定的に使用
されるタイムスロットは予め定めであるものとし、通常
のループ型ＬＡＮ等で用いられる転送制御方式である。

制御パケット転送用ライン５上に送出されたヘッダパケ
ットは、リンクに接続される全制御パケット受信制御回
路（ＡＲ回路）３２．１〜３２．ｎ内のパケットレシー
バ（Ｒｖ）回路３２０において入力ヘッダパケットパケ
ットの受信アドレス部を自己のアドレスと比較しており
、自己宛のアドレスを検出するとパケットを自己の制御
パケット受信制御回路３２、ｊ内部に取り込み、ＣＲＣ
チエツク回路３２１　に入力する。ＣＲＣチエツク回路
３２１では、パケットのピットエラーチエツクをＣＲＣ
（Ｃｙｃｌｉｃ　Ｒｅｄｕｎｄｕｎｃｙ　Ｃｏｄｅ）　
　コードを用いて行っており、正常であれば、次段のヘ
ッダパケット検出回路３２２に転送し、異常があれば、
本パケットが異常である旨を制御パケット転送要求生成
回路３２７に通知する。

ヘッダパケット検出回路３２２　は、受信した制御パケ
ットから必要な情報を抽出する。抽出した情報中、ＦＩ
ＦＯ−８アドレスは、スレッショルドデータＲＡＭ回路
３２４の読み出しアドレスとなると共に、制御パケット
転送要求生成回路３２７に通知される。スレッショルド
データＲＡＭ回路３２４は、上記のアドレス情報により
指定された領域のパケット長データを加算回路３２５に
与える。ヘッダパケット検出回路３２２から抽出された
パケット長情報と、スレッショルドデータＲＡＭ回路３
２４からのパケット長データとは、加算回路３２５にお
いて加算され、再びスレッショルドデータＲＡＭ回路３
２４の同一アドレス内に格納される。これにより、スレ
ッショルドデータＲＡＭ回路３２４にはバスマトリック
ス部を構成するバッファ回路１−１〜ｎ−ｎのうち自己
宛のデータパケットを蓄積しているバッファの現時点で
のパケット蓄積量を格納していることになる。

これと同時に比較回路３２６にも上記加算結果が与えら
れ、スレッショルドデータＲＡＭ回路３２４内のリミッ
トデータＮと比較される。リミットデータとはバスマト
リックス部を構成するバッファ回路１−１〜ｎ−ｎの各
々の限界蓄積量を表す値であり、予め比較回路３２６に
設定されている。比較回路３２６における比較結果は、
制御パケット転送要求生成回路３２７に与えられる。更
に、同時に、前記加算結果は、比較回路３２６Ａにも与
えられ、スレッショルドデータＲＡＭ回路３２４からの
同一アドレス空間のスレッショルドデータと比較処理を
行い、その結果は輻較通知回路３２９に通知される。ス
レッショルドデータとは各ＦＩＦＯ−８においてオーバ
フローを予告警告するための所定値である。

この処理とスレッショルドデータＲＡＭ回路３２４内の
テーブル情報を第１５図に示す。同図に示すように、比
較回路３２６における比較の結果、リミットデータより
加算結果が大きくなるとこれ以上そのＦＩＦＤ−８にデ
ータが入らないので、制御パケット転送要求生成回路３
２７は制御パケット送信制御回路２２．１に対して規制
パケット送信要求を出力すする。また、比較回路３２６
Ａ　ｊこおける比較の結果、スレッショルドデータより
加算結果が大きい場合は、そのＦＩＦＤ−Ｂ内のパケッ
ト蓄積量がオーバフローになる危険信号であり、その旨
をスレッショルドオルパフロー信号により出力トラフィ
ック転送制御回路３０．Ｊに通知する。パケット転送規
制方式及びスレッショルオーパフロー信号については後
に詳述する。

ヘッダパケット検出回路３２２　に受信された制御パケ
ットは、ＦＩＦＯ−Ｂアドレス、リンクアドレス、く３
９） パケット長等の第１１図（ｄ）゛に示されるパケット情
報に再編集され、ＦＩＦＯである情報パケット蓄積メモ
リ３２３に格納され、出力トラフィック転送制御回路３
０．Ｊからの要求があるまで蓄積される。メモリ蓄積量
カウンタ回路３２３　は、そのＦＩＦＤ内のパケット有
無信号を第４図に示す出力トラフィック転送制御回路３
０．ｊに通知する。

第４図において、出力トラフィック転送制御回路３０．
　ｊ内の受信タイミング生成回路３０８は、第７図の制
御パケット受信制御回路３２．Ｊからの制御パケット有
無信号とスレッショルドオーバーフロー信号を監視して
おり、現状で最優先にパケットの引き出しが必要なＦＩ
ＦＯ−８のアドレスを決定し、制御パケット受信制御回
路３２．ｊに制御パケット転送許可信号とＦＩＦＯ−８
番号を通知する。この時最優先のＦＩＦＤ−８が存在し
ない場合は、本来のパケット転送アルゴリズムに従って
転送の要求を行う。（例えば、ポーリング、個別優先度
毎にパケットの弓き出しを行う方法等がある。） 出力トラフィック転送制御回路３０．　ｊ内の受信タイ
ミング生成回路３０８からの制御パケット転送許可信号
は、制御パケット受信制御回路３２．ｊ内の蓄積メモリ
出力制御回路３２３Ａに通知される。該信号を受信した
該回路３２３Ａは、受信タイミング生成回路３０８で決
定されたＦＩＦＯ−８アドレスを読み出しアドレスとし
て情報パケット蓄積量メモリ３２３をアクセスし、それ
により対応する制御パケットが情報パケット蓄積量メモ
リ３２３から出力され、出力トラフィック転送制御回路
３０．ｊに転送される。この制御パケットのパケットフ
ォーマットは、第１１図（ｄ）゛に示すように、パケッ
ト長と、ＦＩＦＯ−８番号と、リンクアドレスと、ＦＴ
ＦＯ−Ｃ番号と、ＬＣ〜。

番号とからなっている。

制御パケット受信制御回路３２．ｊから制御パケットを
受信した出力トラフィック転送制御回路部３０、Ｊは、
その回路内部の遅延回路３０７において、他の処理との
タイミング調整用に所定時間保持される。この遅延回路
３０７から制御パケット情報中のリンクアドレス情報を
パケット有無検出回路３０３に通知し、受信タイミング
生成回路３０ＢからＰＩＦＯＢアドレス情報及びパケッ
ト転送許可信号をパケット有無検出回路３０３　に通知
し、パケット有無検出回路３０３はバスマトリックス部
を構成するバッファ回路ｌ−」　　にこれらリンクアド
レス、ＦＩＦＤ−Ｂアドレス、及びパケット転送許可信
号を通知する。

バスマトリックス部１０においては、出力トラフィック
転送制御回路３０．ｊからの各信号を受信可能なバッフ
ァ回路（ＦＩＦＯ−Ｂ）　は、まず、アドレス信号によ
ってフィルタリングされ目的のＦＩＦＯ−８のみとなる
。該ＦＩＦＯ−Ｂは、該信号のパケット転送許可信号を
認知し、該リンクアドレス信号によって、内部にあるパ
ケット蓄積バッファ回路内の所定の位置にあるパケット
を出力データパケット転送バス４２−コに接続されてい
る出力トラフィック転送制御回路３０．Ｊが受信し、そ
の内部の遅延回路３０６に入力する。一方、遅延回路３
０７内の制御パケット情報内から行き先の受信バッファ
（ＦＩＦＯ−Ｃ）　６０．　Ｊのアドレスを検出して、
アドレス発生回路３０５　にラッチし、その値で受信バ
ッファ（ＦＩＦＯ−Ｃ）　６０．　ｊをアドレス指定す
る。同時に、タイミング発生回路３０４で前記遅延回路
３０６のパケット転送タイミングに従ってパケット転送
開始信号を通知する。この時パケットは、前記二つの遅
延回路３０６．３０７によって、第１１図（［］）　　
に示すパケットフォーマットとなっている。

出力トラフィック転送制御回路３０．Ｊからの上記パケ
ット転送開始信号、制御パケット及びＦＩＦＤ−Ｃアド
レス（受信バッファ６０．」の　指定アドレス）は、出
力パケット転送バス２．ｊ上の全ての受信バッファ６０
．ｊ（第９図または第１０図）に通知される一受信回路
６０．Ｊが第１０図に示す端末対応部のそれである場合
、アドレス情報によって、自アドレスか否かをアドレス
チエツク回路４１４がチエツクし、自アドレス宛であれ
ば、増幅器４１６をイネーブルにしてその他の情報も取
り込み、他のアドレスで有る時は、その他の情報は無視
する。自アドレス指定で全情報を取り込んだ受信バッフ
ァ回路６０．Ｊは、パケット転送開始信号を増幅器４１
６を介してパケット転送許可タイミング生成回路４１５
で受信し、パケットの転送タイミングにマツチした信号
とし出力待ちパケット蓄積バッファ回路６１３　に蓄積
される。パケット蓄積バッファ回路６１３は、パケット
分解回路６１１からのパケットの要求があるまで蓄積さ
れる。パケット分解回路６１１は、収容される端末にパ
ケットの転送が可能となるタイミングでパケットの転送
要求を前記パケット蓄積バッファ回路６１３に要求し、
受信したパケットをパケット区切り挿入回路６１２によ
って端末の要求するパケットフォーマットにして端末側
に情報の転送を行う。

☆■パケット転送確認方式 第４図において、出力トラフィック転送制御回路３０．
Ｊは、データパケットをバスマトリックス部（ＦＩＦＯ
−８）　１０から受信するに当たり、そのパケットをＣ
ＲＣチエツク回路３０９へ通してエラーチエツクを行う
。その結果、受信パケットが正常であれば、前述のパケ
ット転送制御により該当する受信バッファ６０．ｊに第
１１図（ｄ）　　に示すフォーマットによりパケット転
送を行う。この転送が終了すると、出力トラフィック転
送制御回路３０．Ｊから制御パケット受信制御回路（Ａ
Ｒ回路）３２．　ｊ　内の制御パケット転送要求生成回
路３２７（第７図）へ転送の終了を通知する。制御パケ
ット転送要求生成回路３２７では、転送終了通知を受け
ると第６図の制御パケット送信制御回路（ＡＴ回路）２
２．ｉ内の制御パケット生成回路２２３へＲＲパケット
送信要求を送る。制御パケット生成回路２２３（第６図
）ではこの要求を受けると、出力トラフィック転送制御
回路３０．Ｊ内の遅延回路３０７（第４図）からＲＲパ
ケット生成に必要な情報を受は取り、第１１図（ｆ）　
　に示すパケットフォーマットでＲＲパケットを送信す
る。このＲＲパケットは、該当する制御パケット受信制
御回路３２．Ｊにより受信され、その制御パケット受信
制御回路３２．ｊ内の制御パケット検出回路３２８を経
由し、入力トラフィック転送制御回路２０．１内の制御
パケット分配制御回路２０９Ａへ送られる。この制御パ
ケット分配制御回路２０９八からパケット転送確認制御
回路２０８へ通知され、ここで転送が完了したパケット
の再送アドレスを抽出し、パケット転送制御通知バスを
介して該当する送信バッファ４０．１内の再送・規制・
確認処理回路４０９Ａ　（第９図第１０図）へ、抽出し
た再送アドレスと、それに該当するパケットの転送が完
了した旨を通知する。

送信バッファ４０．１内のアドレス発生回路４０９Ｂで
は、第１６図に示すようなテーブルを用意し、パケット
の送信時に、その該当する再送アドレスの位置に１′″
を書く。”　１　”が書かれているアドレスには送信済
（再送用）パケットが格納されていることになり、以後
送信パケットは、”　１　”の書かれていないアドレス
を順次検索し、格納していく。

入力トラフィック転送制御回路２０．１からパケットの
転送確認通知を受けると、該当する再送アドレスの位置
に′Ｏ″を書く。これにより、該当する再送アドレスに
格納されていた送信済パケットは送信先の受信バッファ
６０、Ｊに転送されたことが確認でき、またそのアドレ
スには新しいパケットが格納できる。

☆■廃棄パケット再送制御方式 （データパケットの廃棄時） 前述のように、受信データパケットは、第４図に示す出
力トラフィック転送制御回路３０．Ｊ内のＣＲＣチエツ
ク回路３０９　においてエラーチエツクを行う。その結
果、受信パケットの異常が検出されるとそのパケットは
廃棄される。このため、送信元の送信バッファ４０．１
に対し、パケットの再送を要求する必要がある。この制
御を以下に説明する。

受信パケットの異常を検出した場合、ＣＲＣチエツク回
路３０９は制御パケット受信制御回路（ＡＲ回路）３２
．ｊ　内の制御パケット転送要求生成回路３２７（第７
図）へパケットの廃棄を通知する。該回路３２７では、
この通知を受けると制御パケット送信制御回路（ＡＴ回
路）２２．　ｉ　内の制御パケット生成回路２２３（第
６図）へ再送要求パケット送信要求を送る。該回路２２
３ではこの要求を受けると、出力トラフィック転送制御
回路３０．Ｊ内の遅延回路３０７（第４図）より再送要
求パケット生成に必要な情報を受は取り、第１１図（ｆ
）のフォーマットで再送要求パケットを送信する。この
再送要求パケットは、該当する制御パケット受信制御回
路（ＡＲ回路）３２．Ｊにより受信され、その回路３２
．Ｊ内の制御パケット検出回路３２８を経由し、入力ト
ラフィック制御回路２０．１内の制御パケット分配制御
回路２０９八へ送られる。この回路２０９Ａから再送制
御回路２０７へ通知され、ここで再送に必要なパケット
の再送アドレスを抽出し、パケット転送制御通知バスを
介して、該当する送信バッファ４０．１内の再送・規制
・確認処理回路４０９Ａへ抽出した再送アドレスと、そ
のアドレスに格納されているパケットの再送要求を通知
する。該処理回路４０９Ａでは、受けた再送アドレスを
基に、パケット再送待ち行列回路４０９より該当するパ
ケットを引き出し、再送を行う。

（制御パケットの廃棄時） 送信バッファ４０．１からパケットを送信するに当たり
、各パケット単位でタイマー回路４０５Ａを設け、パケ
ットの送信時からの時間を計測する。タイマー回路４０
５Ａには予め、ある時間を設定しておき、その時間まで
に、受信バッファ６０．Ｊからの応答バケツ）　　（Ｒ
Ｒパケット又は再送要求パケット）が到着するかどうか
を監視する。時間内に応答パケットが到着した場合は、
タイマー回路４０５Ａをリセットし、その応答パケット
に対する処理（転送確認または再送処理）を行う。もし
、時間内に戻らない場合は、制御パケットの異常（廃棄
）と見なし、該当するパケットの再送を行う。

☆■パケット転送規制方式−１ パケットの入力規制のについて第３図〜第１６図を参照
しながら以下に説明する。

複数の入力トラフィック転送制御回路２０．１〜２０、
ｋから、同一出力データパケット転送バス４２、Ｊに接
続されるバッファ回路１−ｊ、　２−ｊ、　、　、、　
、　ｎ−ｊにデータパケットを入力する場合、入力トラ
フィックに偏りがあると、あるバッファ回路における蓄
積パケットが増大し、蓄積バッファの容量によってはパ
ケットが溢れて、パケット廃棄の原因となる場合がある
。又、バッファ回路の障害により、内部の蓄積パケット
が全て廃棄される場合もある。

この廃棄パケットの量を極力少なくするため、若しくは
、バスマトリックス部を構成するバッファ回路（ＦＩＦ
Ｏ−８）　１−１〜ｎ−ｎ内のパケット蓄積用バッファ
量を減らすために、本実施例においては、ＦＩＦＯ−Ｂ
に入力するパケットを規制する。

ＦＩＦＯ−Ｂ内のデータパケットの蓄積量を計数してい
る制御パケット受信制御回路３２．ｊ（第７図）におい
て、スレッショルドデータＲＡＭ回路３２４内部に予め
設定されているリミットデータやスレッショルドデータ
と比較して、比較データ値が大きい場合が予め設定され
た回数（リミットデータとスレッショルドデータの回数
値は各々設定されている。）連続して発生したときに、
制御パケット転送要求生成回路３２７及び輻鮫通知回路
３２９が、制御パケット送信制御回路（ＡＴ回路）２２
．ｉ（第６図）内の制御パケット生成回路２２３に規制
パケット送信要求及びスレッショルドオーバーフロー信
号を通知する。リミットデータやスレッショルドデータ
を越えた状態で、規制パケットの通知を行った後、この
状態から遷移する場合も同様に、この為に予め設定され
た回数連続的に検出されたことを通知する。

その通知を受信した制御パケット送信制御回路（ＡＴ回
路）２２．　ｉ　は、規制パケット送信要求かスレッシ
ョルドオーバーフロー信号か、又、どの状態からどの状
態に遷移したかを認識し、その識別子（ＴＹＰＥ）とＦ
ＩＦＯ−８の番号等の情報をＲＡＭ回路より受取り、第
１１図（ｇ）　に示すパケット転送規制パケットを生成
し、パケットドライバ２２０及び制御パケット転送用ラ
イン５を介して、対応するＦＩＦＯ−８の入力データパ
ケット転送バス４１−１〜４１−ｎを制御している制御
パケット受信制御回路（ＡＲ回路）３２１〜３２．　ｎ
に向けて送信する。

上記の規制パケットは、目的の制御パケット受信制御回
路３２．１〜口で受信され、制御パケット検出回路３２
８を経由して入力トラフィック転送制御回路２０．１内
の制御パケット分配制御回路２０９八で転送規制制御回
路２０９に分配される。この転送制御回路部２０９は、
受信した規制パケットのＦＩＦＯ−Ｂ番号より、転送規
制用ＬＣＮメモリ２０１を検索し、旧ＬＣＮ番号と送信
バッファ４０．１〜４Ｑ、　ｎ　ｎのリスト情報を知る
。この情報に基づいて送信バッファにアドレスと規制内
容（状態の遷移情報と検索したＬＣＮ番号）を通知する
。

送信バッファでは、この通知を受信した再送・規制・確
認処理回路４０９Ａ　（第９図、第１０図）により、処
理内容に応じた制御を行う。例えば、規制通知であれば
、通知されたＬＣＮ番号を対応する入力トラフィック転
送制御回路２０．１に転送しないようパケット転送タイ
ミング生成回路４０３　に通知し、該パケットの転送を
行わないように制御する。

このとき、送信バッファ４０．１が、第１０図に示す端
末の収容部のそれであれば、収容端末に停止通知を行い
、端末からの情報発生の停止を促す。又、収容端末に情
報発生の停止機能が無いときやリアルタイム性が非常に
高（、高信頼な通信が必要なときは、送信バッファ４０
．１内のパケット再生待ち行列回路４０９に一時転送し
ておき、転送規制の解除通知によって通信の再開を行う
。

送信バッファ４０．１が、第９図に示す伝送路対応部の
それぞれである場合も、送信バッファ４０．１内のパケ
ット再生待ち行列回路４０９に一時転送しておき、転送
規制の解除通知によって通信の再開を行う。

また、伝送路対応部の送信バッファ４０．１　において
は、送信バッファ回路４０．１に接続されている伝送路
を用いて前段装置からの入力パケットを規制することに
よって、最終段に収容されている端末に対して入力規制
をかけることが可能である。

ＬＣＮ対応にパケットの転送規制を行うと制御複雑化す
るので、送信バッファ単位でパケットの転送規制を行う
ようにすればよい。

前述■のパケット転送確認方式と同様に、送信バッファ
４０．１から受信バッファ６０．Ｊに転送されるパケッ
トの転送確認を利用して、送信部４０．１から送信され
たパケットの内でパケット転送確δ忍通知を受信した個
数を減算し、残りの個数が予め設定された値より小さい
ときにパケットの転送を許可することによって、パケッ
トの入力を規制することもできる。

〔発明の効果〕

以上の説明から明らかなように、本発明によって、バス
マ）　ＩＪックス部に入力する前に入力パケットをデー
タパケットと制御パケットに分離し、データパケットの
みをハスマトリックスを通し、制御パケットはバスマト
リックスを通さないで制御パケット転送用ラインを介し
て制御バヶッ）・受信制御回路から出力トラフィック転
送制御回路に送るようにしたので、以下の主たる効果が
得られる。

■　バスマ）　ＩＪックス部を構成するバッファ回路の
メモリ容量は従来に比較して少なくて済む。

■　データ転送処理とアドレス情報等の制御情報の処理
とが平行して行われるので、データ転送効率が従来より
向上する。

■　入力トラフィックがバスマトリックス部を構成する
バッファ回路の特定のものに集中しても、制御情報の適
切な制御により輻鮫しているバッファから−早く引き出
すことが可能になり、パケットの廃棄が少なくなる。

■　パケットの輻鮫に対して、転送規制の制御が容易に
実現できる。

■　パケットの廃棄に対して、パケットの再送制御が容
易に実現できる。

■　入力トラフィック転送制御回路と出力トラフィック
転送制御回路の間でパケットの転送確認を行うことによ
り、バスマトリックス上のバッファメモリの信頼性を向
上させることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例による転送回路部へ、１の構成
を示すブロック図、 第３図は本発明の実施例による入力トラフィック転送制
御回路２０．１の構成を示すブロック図、第４図は本発
明の実施例による出力トラフィック転送制御回路３０．
Ｊの３０．０の構成を示すブロック図、 第５図は本発明の実施例によるデータパケット転送制御
回路２１．ｌの構成を示すブロック図、第６図は本発明
の実施例による制御パケット送信制御回路２２．１の構
成を示すブロック図、第７図は本発明の実施例による制
御パケット受信制御回路３２．Ｊの構成を示すブロック
図、第８図は本発明の実施例によるハスマトリックス部
を構成するバッファ回路１−Ｊの構成を示すブロック図
、 第９図は本発明の実施例による伝送路対応部の構成を示
すブロック図、 第１０図は本発明の実施例による端末対応部の構成を示
すブロック図、 第１１図は本発明の実施例による各伝送路場のパケット
フォーマットをしめす図、 第１２図は本発明の実施例による入力トラフィック転送
制御回路２０．１のＬＣＮｎテーブル２０１の構成図、
第１３図は本発明の実施例によるデータパケット転送制
御回路２１．１内ポインタたくのうＲＡＭ２１２の構成
図、 第１４図は本発明の実施例による制御パケット送信制御
回路２２．１内転送先ＲＡＭアドレステーブル２２４の
構成図、 第１５図は本発明の実施例による制御パケット受信制御
回路３２．ｊ内ＲＡＭ回路３２４の構成図、第１６図は
本発明の実施例による送信バッファ４０．１内アドレス
発生回路４０９Ｂのテーブルの構成図、第１７図は従来
のパスマ）　ＩＪソックス形ケット交換装置の構成を示
すブロック図である。 図において、 １．１〜ｌ、ｎ・・・入力パケット転送バス、２．１〜
２．ｎ・・・出力パケット転送バス、５・・・制御パケ
ット転送用ライン、 １０・・・バスマトリックス部、 １−１〜ｎ−ｎ・・・バスマトリックス部を構成するバ
ッファ回路 ２０．１〜２０．ｎ・・・入力トラフィック転送制御回
路、２１．１〜２１．０・・・データパケット転送制御
回路、２２．１〜２２．ｎ・・・制御パケット送信制御
回路、３０．１〜３０．０・・・出力トラフィック転送
制御回路、３２．１〜３２．０・・・制御パケット受信
制御回路、４０．１〜４０．０・・・送信バッファ、４
１−１〜４１−ｎ・・・入力データパケット転送バス、
４２−１〜４２−ｎ・・・出力データパケット転送ハス
、６０．１〜６０．ｎ・・・受信バッファ。

Claims (1)

1. 【特許請求の範囲】 １、バスマトリクス型パケット交換装置において、入力
   パケットをデータ部と制御部に分離し、データ部の交換
   処理と制御部の交換処理とを別々に行うようにしたこと
   を特徴とする高速パケット転送制御方式。 ２、複数の入力パケット転送バス（１．１〜１．ｎ）の
   各々に接続された複数の送信バッファ手段（４０．１〜
   ４０．ｎ）の各々からのパケットを、入出力バスが格子
   状に配置されたバスマトリックス手段（１０）を介して
   、複数の出力パケット転送バス（２．１〜２．ｎ）の各
   々に接続された複数の受信バッファ手段（６０．１〜６
   ０．ｎ）のいずれかに転送するバスマトリックス形パケ
   ット交換装置において、 該入力パケット転送バス（１．１〜１．ｎ）と該バスマ
   トリックス手段（１０）の入力バス（４１．１〜４１．
   ｎ）との間に接続されており、該送信バッファ手段（４
   ０．１〜４０．ｎ）からのパケットをデータパケット部
   と制御パケット部に分離する複数の入力トラフィック転
   送制御手段（２０．１〜２０．ｎ）と、 該入力トラフィック転送制御手段（２０．１〜２０．ｎ
   ）と入力データパケット転送バス（４１−１〜４１−ｎ
   ）との間に接続されており、該入力トラフィック転送制
   御手段（２０．１〜２０．ｎ）において分離されたデー
   タパケット部を該バスマトリックス部（１０）を構成す
   るバッファ回路中の指定されたバッファ回路に転送する
   複数のデータパケット転送制御回路（２１．１〜２１．
   ｎ）と、 該入力トラフィック転送制御回路（２０．１〜２０．ｎ
   ）と制御パケット転送用ライン（５）との間に接続され
   ており、該入力トラフィック転送制御回路（２０．１〜
   ２０．ｎ）において分離された制御パケットを該制御パ
   ケット転送用ライン（５）に転送する複数の制御パケッ
   ト受信制御手段（３２．１〜３２．ｎ）と、該バスマト
   リックス手段（１０）の出力データパケット転送バス（
   ４２−１〜４２−ｎ）と出力パケット転送バス（２．１
   〜２．ｎ）との間に接続されており、該出力パケット転
   送バス（２．１〜２．ｎ）を介して該送信バッファ回路
   （６０．１〜６０．ｎ）に出力パケットを送出する複数
   の出力トラフィック転送制御手段（３０．１〜３０．ｎ
   ）と、 該制御パケット転送用ライン（５）と該出力トラフィッ
   ク転送制御回路（３０．１〜３０．ｎ）との間に接続さ
   れており、該制御パケット転送用ライン（５）から自己
   宛の制御パケットを引き出し、該引き出した制御パケッ
   トに基づいて該出力トラフィック転送制御手段（３０．
   １〜３０．ｎ）の入出力動作を制御する制御パケット受
   信制御手段（３２．１〜３２．ｎ）とを備え、 該出力トラフィック転送制御回路（３０．１〜３０．ｎ
   ）は、該出力パケット転送バス（４２−１、４２−２、
   ・・・、４２−ｎ）からの出力データパケットに該制御
   パケット受信制御回路（３２．１〜３２．ｎ）からの制
   御パケットを付加して出力パケットとして該受信バッフ
   ァ回路（６０．１〜６０．ｎ）に転送するようにしたこ
   とを特徴とする高速パケット転送方式。 ３、前記制御情報は、前記データパケット転送制御回路
   （２１．１〜２１．ｎ）が前記バスマトリックス部の入
   力データパケット転送バスのいずれにデータパケットを
   転送したかを示すリンクアドレスと、該バスマトリック
   ス部を構成するバッファ手段（１−１〜ｎ−ｎ）のどの
   バッファ手段にパケットを転送したかを示すバッファア
   ドレス情報（ＦＩＦＯ−Ｂ）と、該バスマトリックス部
   に転送したデータパケットのパケット長とを含み、前記
   制御パケット受信制御回路（３２．１〜３２．ｎ）は、
   該バスマトリックス部の出力側でデータパケットの引き
   出しを制御するようにしたことを特徴とする請求項２記
   載の高速パケット転送制御方式。 ４、前記制御情報は、前記バスマトリックス部に転送し
   たデータパケットのパケット長を含み、前記制御パケッ
   ト受信制御手段（３２．１〜３２．ｎ）は、該バスマト
   リックス部の出力側で前記バッファ手段毎のパケット蓄
   積量を監視し、該蓄積量が所定の閾値を越えたバッファ
   手段から優先的にデータパケットを出力させるように該
   バッファ手段を制御するようにした請求項２記載の高速
   パケット転送制御方式。 ５、前記制御パケット送信制御手段（２２．１１〜２２
   ．ｎ）から前記制御パケット受信制御手段（３２．１〜
   ３２．ｎ）に、バスマトリックス部内の各バッファ手段
   毎に転送したデータパケットのパケット長を通知してお
   き、該制御パケット受信制御手段（３２．１〜３２．ｎ
   ）は、蓄積量が所定の閾値を越えたバッファ手段から優
   先的にデータパケットを出力させるように該バッファ手
   段を制御するようにした請求項２記載の高速パケット転
   送制御方式。 ６、前記送信バッファ手段（４０．１〜４０．ｎ）は、
   端未収容部における送信バッファ手段であり、該送信バ
   ッファ手段はパケット情報の先頭にパケット長を付加す
   るようにしたことを特徴とする請求項２記載の高速パケ
   ット転送制御方式。 ７、前記制御情報はパケット長と転送パケット個数とを
   含み、複数パケットをまとめて転送可能にしたことを特
   徴とする請求項２記載の高速パケット転送制御方式。 ８、前記入力トラフィック転送制御手段（２０．１〜２
   ０．ｎ）と前記出力トラフィック転送制御手段（３０．
   １〜３０．ｎ）との間でパケットの転送確認を行う手段
   を有することを特徴とする請求項２記載の高速パケット
   転送制御方式。 ９、前記制御パケット受信制御手段（３２．１〜３２．
   ｎ）は前記転送確認によりエラーが確認された場合、前
   記送信バッファ手段（４０．１〜４０．ｎ）に対してエ
   ラーパケットの再送要求通知を行い、エラーパケットの
   再送をすることを特徴とする請求項２記載の高速パケッ
   ト転送制御方式。 １０、前記制御パケット受信制御手段（３２．１〜３２
   ．ｎ）は、前記バスマトリックス部を構成するバッファ
   手段（１−１〜ｎ−ｎ）の各々の蓄積量の限度を示す値
   を格納するスレッショルドデータＲＡＭ手段（３２４）
   を有し、該バッファ手段の何れかの蓄積量が該限度を越
   えるとき、対応する前記入力トラフィック転送制御回路
   （２０．１〜２０．ｎ）に対して、該バスマトリックス
   部の対応するバッファ手段へのパケットの転送を規制す
   るようにしたことを特徴とする請求項２記載の高速パケ
   ット転送制御方式。