JPH0221350A - 改良された転送制御による直接メモリ・アクセス方式を持つデータ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本出願は１９８７年３月１３日提出の特許出願Ｓ、Ｎ、
　０２５，４４３の一部継続である。

本出願はすべて１９８７年３月１３日提出の特許出願Ｓ
、Ｎ、　０２５，４１？、Ｓ、Ｎ、　０２５，７５６、
及びＳ、　Ｎ。

０２５、４１３及び１９８７年４月６日提出のＳ、　Ｎ
。

０３５、４１３　ともまた関係する。

本発明はデータ処理装置に関し、また特に直接メモリ・
アクセス方式（ＤＭＡ）と関連する単一チップ・マイク
ロコンピュータの構造に関する。

発明の背景 マイクロ・プロセッサ装置はゲイリー・ダブリュ・デー
タ（Ｇａｒｙ　Ｈ，Ｂｏｏｎｅ　）氏に与えられテキサ
スインストルメント社に譲渡された米国特許Ｎｏ。

３、７５７．３０６に示されＭＯ３／ＬＳＩ技術によっ
て形成される単一半導体集積回路即ち“チップ”のなか
に通常台まれるデジタル・プロセッサ用中央処理装置即
ちＣＰＵである。ブーン氏の特許は単一チップで８ビッ
トのＣＰＵを示し、これは平行ＡＬＵ　（算術論理回路
）、データとアドレスのレジスタ、命令レジスタ、及び
制御デコーダーを示し、これらすべてはフォノ・ノイマ
ン構造を使いまたデータ・アドレス及び命令用２方向平
行母線を使用して相互に接続する。ゲイリー・ダブリュ
・ブーン氏に与えられテキサス・インストルメント社に
譲渡された米国特許第４．０７４．３５１は４ビットの
平行ＡＬＵ及びその制御回路を、バーバード構造で構成
されるプログラム記憶装置に対してはオン・チップＢＯ
Ｍをまたデータ記憶装置に対してはオンチップＲＡＭを
付けて、含む単一チップ“マイクロ・コンピュータ”の
タイプの装置を示す。用語マイクロ・プロセッサは通常
プログラムとデータの記憶装置に外部記憶を使用する装
置に使い、一方用語マイクロ・コンピュータはプログラ
ムとデータの記憶装置用オン・チップのＲＯＭとＲＡＭ
を付けた装置に使う。本発明を記載するとき、用語“マ
イクロコンピュータ”は主にオン・チップＲＯＭを持た
ないマイクロコンピュータを指すのに使用されるが、こ
れらの用語はしばしばこの技術では互いに流用されるの
で、この記載ではこれらの用語の一方または他方の用語
を使うことは本発明の特徴について制限を与えるもので
はないことが理解されるべきである。

現代のマイクロ・コンピュータは２つの一般的クラスに
分けられる。即ち般用マイクロプロセッサ及び特殊目的
マイクロコンピュータ／マイクロプロセッサである。般
用マイクロプロセッサ、例えばモートロラ社によって製
造されるＭ６８０２０は広い範囲の仕事のいずれも行な
うようユーザーによってプログラムされることができる
よう設計されており、またよってパーソナル・コンピュ
ータのような機器のなかで中央処理装置としてしばしば
使用される。そのような般用マイクロプロセッサは、広
い範囲の算術及び論理機能に対して良好な性能を示す一
方、勿論そのような機能のうちユーザーがマイクロコン
ピュータを使用するのに意図するいずれか特定のものに
対してまたは適応するように設計されていない。マイク
ロコンピュータの主たる機能を知ることにより、設計者
は、特殊目的マイクロコンピュータによる特殊な機能の
性能が、ユーザーによって創られるプログラムにはかか
わらず、般用マイクロ・コンピュータによる同じ機能の
性能をはるかに超えるようにマイクロコンピュータの構
造を決めることができる。

大いに改良した速さで特殊目的マイクロコンピュータに
よって行なわれる１つのそのような機能はデジタル信号
処理であり、特にデジタル・フィルターの実行及び高速
フーリエ変換に対して要求される計算である。そのよう
な計算は整数の掛は算、複数のビット・シフト、複数の
アンド加算、のような繰り返す操作から大きな程度成立
するため、特殊目的マイクロコンピュータはこれらの繰
り返す機能に特に適応するよう作られることができる。

そのような特殊目的マイクロコンピュータはテキサス・
インストルメントに譲渡された米国特許第４．５７７、
２８２号に記載されている。これらの計算に対するマイ
クロコンピュータの特別の設計は結果として般用マイク
ロプロセッサに勝る充分な性能改良をもたらして、その
ような特殊目的マイクロコンピュータをスピーチと影像
の処理のようなリャル・タイム適用するような特殊目的
マイクロコンピュータの使用を許した。

デジタル信号処理の適用は、そのコンピュータ集約的な
性質の故に、また寧ろメモリー・アクセス操作に集約す
る。よって、デジタル信号処理機能を行なうことにおい
てのマイクロコンビ二一夕の全体としての性能は単位時
間当たりに行なわれる特殊な計算の数によって決定され
るだけでなく、またマイクロコンピュータがシステム・
メモリーからデータを検索しまたシステム・メモリーに
データを記憶させることができる速度によって決定され
る。前記米国特許第４．５７７、２８２号に記載のマイ
クロコンピュータのような以前の特殊目的マイクロコン
ピュータはバーバード構造に変更を加えた構造を利用し
ていた。その結果データー・メモリーへのアクセスはプ
ログラム・メモリーへのアクセスから独立してまたはそ
れと同時に行なわれることができる。そのような構造は
、勿論追加の性能改良を許した。

しかしながら、フォノ・ノイマン構造の代りにバーバー
ド構造を使うことはある制限を与える。

これらの制限のあるものはデジタル信号処理適用におい
てマイクロコンピュータの性能に悪い影響を与えること
ができる。例えば、データとプログラムのメモリーは、
それらが異なる母線によってアクセスを行なわれるので
、一般に別々の物理的位置に存在するのではないとして
も別々のアドレス空間のなかに存在しなければならない
。よって、バーバード構造では第１に与えられるメモリ
ーはデータ・メモリーに与えらねばならず、また第２に
与えられるメモリーはプログラムメモリーとして与えら
れねばならない。これはプログラムの記憶に利用されて
いないデータ記憶を使用することを禁じることによって
、またはその逆でマイクロコンピュータの融通性を制限
する。

直接メモリー・アクセス方式（ＤＭＡ）は般用と特殊目
的マイクロ・コンピュータの両方に対してもう１つの有
用な機能であり、またデジタル信号処理の適用で特に有
用な機能である。時代と共にマイクロコンピュータの性
能がよ（なったので、データと命令がメモリーから与え
られなければならない速さもまた大きくなった。オン・
チップＤＭＡ制御器はデータを与えること及びそれ自身
への命令を制御する仕事から中央処理装置を免れさせる
のに使われてきた。しかしながら、ＤＭＡ転送の開始と
停止の制御は単一信号、例えばＤＭＡ制御レジスターの
なかのビットによって達成されている。これはＤＭＡ操
作の融通性を小さくする制御を与えた。何故ならば、−
度ＤＭＡ転送が始まると、ブロックの転送の完全なアボ
ートによる場合を除いて、全ブロックの完了した転送の
まえにそれは停止されることができないからである。

そのようなりＭＡ操作の制御の融通性のないことはある
状況では、中央処理装置が全ブロックのＤＭＡ転送の完
了を待ってアイドルしなければならないかまたはＤＭＡ
は無条件でアボートされそのあと再びスタート（ＤＭＡ
サイクルの浪費）させねばならないような機械のサイク
ルの浪費を起こすであろう。

ＤＭＡｌｌｆｆｉ作が最も効率のよいとき、例えば中央
処理装置と対立しないようなときに起こることを許すよ
うにＤＭＡ操作を操作内で種々の状態に保持されるよう
ＤＭＡ操作を制御することができることは、よって、有
利であろう。そのような制御は中央処理装置が有用な操
作を行なっていない時間の量を小さクシ、全体としての
マイクロコンピュータの性能を増大することを助けるで
あろう。

よって、マイクロコンピュータにオン・チップＤＭＡコ
ントローラを設け、そのＤＭＡコントローラーはそのな
かで種々の状態のとき転送を保持する能力を持つように
することは本発明の目的である。

そのような能力を保持状態を選択するため制御レジスタ
ーのなかに複数ビットを使用することによって与えるこ
とは本発明のさらに別の目的である。

ＤＭＡ操作の外部の記憶装置との同期化に対して指定し
た割り込み端子より寧ろシステム割り込みを利用するこ
とは本発明のさらに別の目的である。

さらに別の目的及び本発明の利点はこの技術において普
通の技個を持つ人々にとって以下の明細書とその添附図
を参照することによって明白となるであろう。

発明の要約 本発明は、中央処理装置の仲介を要求することなしにＤ
ＭＡ転送を行なうためにオン・チップＤＭＡコントロー
ラを持つマイクロコンピュータのなかに取り入れられる
ことができる。ＤＭＡコントローラはＤＭＡ転送に対し
て希望する始動／停止の条件を示すコードを受けるため
制御レジスタを含む。このコードは、ＤＭＡコントロー
ラは現在の読みまたは書き操作が完了したとき停止すべ
きであるとの指示に対してまたＤＭＡコントローラは次
の書き込み操作の完了のとき停止すべきであることが示
されたとき無条件にＤＭＡ転送をアボートすることがで
きる。それに加えて、コードはＤＭＡコントローラをし
てＤＭＡ１作をその現在の状態から例えばもし読み操作
のあと停止したならそれを再スタートするようにまたは
転送されているブロックのなかで無条件に再スタートさ
せることができる。ＤＭＡコントローラは状態表示コー
ドを制御レジスタのなかに置き、このコードはコンピュ
ータの残りの装置によって読まれることができる。ＤＭ
Ａコントローラはまたシステム割り込みをしてＤＭＡ操
作だけに影響を与えることができるようにすることによ
ってソース及び／（または）＃端を同期化されることが
またできる。

好ましい実施例の詳細な説明 第１図を参照して、マイクロコンピュータ１０の構造が
示され、前記マイクロコンピュータは特にデジタル・シ
グナル処理に適応して本発明を取り入れている。マイク
ロコンピュータ１０の主な機能的ブロックは中央処理装
置（ＣＰＵ）１２、コントローラ１４、及び直接メモリ
ー・アクセス（ＤＭＡ）コントローラ２２から構成され
る。本発明の実施例によるマイクロコンピュータ１０の
なかに含まれるメモリーはラントム・アクセス・メモリ
ー（ＲＡＭ、）１６、及び１８、及びリード・オンリー
・メモリー（ＲＯＭ）２０を含む。

ＲＡＭ１６と１８は、この実施例では、２１０即ちＩＫ
のワードを含み、ＲＯＭ２０は２　＋２即ち４にのワー
ドを含む。外部との接続はインターフェース・ポート２
４と２６によって行なわれる。外部接続は種々のバス信
号をマイクロコンピュータ１゜の外部端子に送りまたそ
れはそのような外部端子を経てデータを受けまた送るべ
き外部装置に通信するための特殊目的信号を与える。イ
ンターフェース・ポート２６には周辺バス２８が接続さ
れ、これは以下に説明されるであろう種々の機能ブロッ
クに接続されることに適応する。

マイクロコンピュータ１０内のデータ通信はデータ・バ
ス３０によって行なわれることができる。

データ・バス３０は、メモリー１６．１８、及び２０、
インターフェース・ポート２４と２６及びＣＰＵのあい
だでデータ信号の通信専用に使われるデータ・ライン３
０ｄの組を含む。本発明の実施例では、データ・バス３
０は３２本のデータ線をセット３０ｄとして含み、よっ
てメモリーＩ６．１８、及び２０、インターフェース・
ポート２４及び２６、及びＣＰＵ１２のあいだで通信さ
れるデータ信号は３２ビットのワードと考えられる。

データバス３０はさらに第１の組のアドレス線３０ａと
第２の組のアドレス線３０ｂを含ム、コれら両者はメモ
リー１６．１８、及び２０のなかのメモリーの位置に対
応するアドレス信号の通信のためのものである。この実
施例では、データ・バス３０は各セラ）３０ａ及び３０
ｂそれぞれに２４本のアドレス線を含む。アドレス線３
０ａと３０ｂはまたＣＰＵインターフェース・ポート２
４及び２６、及びメモリー１６．１８、及び２０のなか
でも接続されている。第１図から明らかであるように、
メモリー１６．１８、及び２０は各々２つのポート３２
ａと３２ｄを持つ。ポート３２ａの各々はデータ・バス
３０のアドレス線３０ａと３０ｂに接続され、またそれ
に指示されるアドレス信号を受けてデータ・バス３０の
データ線３０ｄに対するポート３２ｄによって対応する
メモリーの位置のアクセスを与える。

マイクロコンピュータ１０はまたプログラム・バス３４
によって通信を行なう。データ・バス３０゛と同じよう
にプログラム・バス３４はメモリー１６．１８、及び２
０のボー）３２ｄに接続されたデータ線３４ｄの組を含
む。プログラム・バスのデータ線３４ｄはまたインター
フェース２４と２６、及びコントローラ１４に接続され
ている。プログラム・バス３４はさらにアドレス線の組
３４ａを含み、これはメモ！Ｊ−１６，１８、及び２０
のボー）３２ａ、インターフェース・ポート２４及び２
６にまたコントローラ１４に接続される。またアドレス
・バス３４には、アドレス線３４ａとデータ線３４ｄに
それぞれ接続されるポート３２ａ及び３２ｄをまた持つ
命令置物３６が接続される。

命令置場３６は小さい（６４ワード）高速メモリーであ
り、これは最も最近使用した命令コードを保持するのに
使われるので、もし外部メモリー装置がプログラム記憶
に使用されるならば、繰り返し使用される命令の検索は
メモリー１６．１８、及び２０からのときと同じ速さで
行なわれることができる。命令置場３６の詳細な構造と
操作は以下に説明する。コントローラ１４はプログラム
・バス３４のデータ線３４ｄのうえに受けられた命令コ
ードをマイクロコンピュータ１０のすべてのブロックの
なかに含まれる特別の論理回路に制御する制御信号にデ
コードする。第１図は線５ＥＬ１６．５ＥＬ１８．５Ｅ
Ｌ２０．５ＥＬ２４及び５ＥＬ２６を図示し、これらは
これらの制御信号のあるものをマイクロコンピュータの
コントロール・アクセスに次いでメモリー１６．１８、
及び２０、及び周辺ポート２４と２６にそれぞれ運び、
他のコントローラ１４によって発生されるそのような制
御信号は明白さのため第１図には示されていない。命令
置場３６及びコントローラ１４にそれが接続されるため
に、プログラム・バス３４はメモリー１６．１８、及び
２０のなかに含まれる命令コードのアドレスを与えるこ
と及び通信に主として使用される。本発明によれば、そ
のような命令コードはプログラム・メモリーに専用とな
る場合のように何か特別の位置の表示なしにメモリー１
６．１８、及び２０のいずれかまたは外部メモリーのな
かに存在することができる。

ＤＭＡコントローラ２２はＤＭＡバス３８によってメモ
リー１６．１８、及び２０に接続される。

データ・バス３０及びプログラム・バス３４と同じよう
に、ＤＭＡバス３８はデータ線の組３８ｄを持ち、これ
はメモリー１６．１８、及び２０のポート２８ｄに接続
される。ＤＭＡバス３８はさらにアドレス線の組８ａを
持ち、メモリー１６．１８、及び２０のボー）２８ａに
接続されている。

ＤＭＡコントローラ２２はまた周辺バス２８に、またイ
ンターフェース・ポート２６に周辺バス２８を経て接続
される。ＤＭＡコントローラ２２はダイレクト・メモリ
ー争アクセス操作を行ない、これによってマイクロコン
ピュータｌＯのメモリー空間内に記憶されるデータのブ
ロックはメモリーの１つの領域（ソース）からもう１つ
の領域（終端目的地）に移動させられることができる。

メモリーのソース領域はメモリー１６．１８、または２
０のなかにあることができ、またはインターフェース・
ポート２４によるサービスを受ける端子に接続したマイ
クロコンピュータ１０の外部にあるメモリー装置のなか
にあることができ、またデータのブロックの終端はその
ようなすべてのメモリーのなかにあることができる（勿
論ＲＯＭ２０は除く）。第１図に示されるコンピュータ
１０の構造から及び以下に行なう記載から、そのような
りＭＡ操作はＣＰＵ１２の仲介を要求することなくマイ
クロコンピュータｌＯのなかのＤＭＡコントローラ２２
によって行なわれることができることは明白である。

ポート３２ａは主としてマルチプレクサであり、よって
アドレス線３０ａ、３０ｂ、３４ａ、または３８ａの１
つの組をその関連する記憶１６．１８、または２０に接
続するため選択を行なうことができる。同様にして、ポ
ート３２ｄの各々はデータ・バス３０のデータ線３０ｄ
に、アドレス・メモリー位置によって記憶される（また
は記憶されるべき）データの通信のため、接続されてい
る。メモＩＪ−１６，１８、及び２０の各々はアドレス
・デコーダー３３を含みそれは前記アドレス線３０ａ１
３０ｂ、３４ａ１または３８ａの選ばれた１つにこの技
術では周知のやり方で提示されるメモリー・アドレス信
号をデコードするためそのポート３３ａに接続されてい
る。アドレス・デコーダー３３の出力に基づいて、選ば
れたアドレス信号によって指定されるメモリー位置にア
クセスが許される。ＲＡＭ１６と１８及びＲＯＭ２０は
すべてこの技術では周知のようにして建造されており、
よって選ばれたメモリー位置はそのなかのアドレス・デ
コーダー３３の出力に基づいて感知され及び／（または
）書き込まれる。そのようなメモリーに対してはこの技
術では周知のように、ポート３２ｄは選択されないとき
それに接続したバス３０．３４、及び３８のデータ線に
高インピーダンスの出力を与え、それによってバス３０
．３４及び３８のうえでデータが互いに妨害することを
防ぐ。

データ・バス３０、プログラム・バス３４及びＤＭＡバ
ス３８のなかのアドレス線の組の各々はこの発明の好ま
しい実施例では２４個の導体から成り立つ。よって、デ
ータ・バス３０、プログラム・バス３４及びＤＭＡバス
３８のなかのアドレス線の組によってアドレスできるメ
モリー位置の最大数は３２ビットの２２４ワード（１６
メガワード）である。しかしながら、メモリー１６．１
８、及び２０のなかのワードの全数は６にであるから、
マイクロコンピュータ１０のアドレスできるメモリー空
間の大きい量はマイクロコンピュータ１０に対して外部
にあるメモリー装置のなかに存在している。そのような
外部のメモリーは勿論またオン・チップ・メモリー１６
．１８、及び２０と同じようにアドレス・デコーディン
グをする能力を持つであろう。また同じようにしてバス
３０．３４及び３８のアドレス線のうえに発生するアド
レス信号に応じるであろう。本発明によれば、単一メモ
リ−・アドレス空間がマイクロコンピュータ２０に対し
て設けられるので、バス３０．３４及び３８のアドレス
線のどのような与えられた組のうえに提示される与えら
れるアドレス信号もそれはメモＩＪ　−１６，１８、及
び２０の唯１つのなかのメモリー位置のアドレスをする
であろう。よって、アドレス線３０がポート３２ａによ
って選ばれる例を使って、アドレス線上３０１のうえの
与えられたアドレス信号はメモリー１６．１８、及び２
０の唯１つまたは外部のデータ・プログラムまたは入力
／出力メモリーのなかのメモリー位置に対応するであろ
う。マイクロコンピュータは、外部のデータとプログラ
ムのメモリーが周辺ポート２４によってアクセスされる
こと、及び外部の人力／出力メモリーは周辺ポート２６
によってアクセスされることが好ましいというやり方で
組織されていることを注目すべきである。

周辺ハス２８はインターフェース・ポート２６及び種々
の周辺機能のあいだに接続されている。

よって、周辺バスはコントローラ１４による周辺ポート
２６の制御によってバス３０．３４及び３８のいずれか
１つに選択的に接続できる。このやり方では、周辺バス
はオフ・チップ・バスのようにマイクロコンピュータ１
０の残余のように見える。

これはマイクロコンピュータ１０のなかに取り入れられ
るべき周辺装置によって通常与えられるような機能を与
え、そのような周辺装置との相互通信はオフ・チップ装
置と非常に同じような方法でマイクロコンピュータ１０
の残余によって行なわれるであろう。例として、第１図
のマイクロコンピュータ１０はタイマー４０、シーリャ
ル・ポート４２、及び周辺バス２８に取り付けたフォー
マット・コンバータ４４を持ち、以上において論じたよ
うに、ＤＭＡコントローラ２２はまた周辺バス２８に接
続されている。上記の他のバスと同じようにして、周辺
バス２８はデニタ線２８ｄとアドレス線２８ａを含む。

しかしながら、メモリー１６．１８、及び２０とバス３
０．３４、及び３８に接続したマイクロコンピュータ１
０の残余トノあいだの通信とは対照的に、周辺バス２８
のアドレス線２８ａは周辺バス２８のデータ線２８ｄか
らまたはそれにデータを受けまたは送るためそれに接続
した前記周辺ユニット４０．４２、または４４の１つを
選ぶのに使われる。それに加えて、以下に記載するよう
に、ＤＭＡコントローラ２２のコントロール・レジスタ
ーはマタ周辺ハス２８によってアクセスされる。

さて第２図を参照して、ＣＰＵ１２の構造と操作を詳細
に説明する。ＣＰＵ１２は専用マルティプライヤー算術
論理ユニッ）　（ＡＬＵ）４８、ｆ−タ・レジスター５
ａから５０ｈ　（まとめてデータ・レジスター５０と呼
ぶ）、補助算術論理ユニット（ＡＲＡＵ）５２　ａと５
２ｂ１補助データ・レジスター５４ａから５４ｈまで（
まとめてデータ・レジスター５４と呼ぶ）、データ・バ
ス・コントローラ５６、及び以下にさらに記載されるで
あろう一連のコントロール・レジスター（インデックス
・レジスター６８ａと６８ｂ１ブロツク・レジスター７
０及び現状レジスター７１を含むがこれに限定はされな
い）を含む。

フルティプライヤ−４６への入力の一方はＣＰＵバス６
０ａまたはレジスター・バス６２ａのいずれかからマル
ティプレクサ６４ａを経てデータを受けることに適して
おり、またフルティプライヤー４６への入力の他方はＣ
ＰＵバス６０ｂまたはレジスター・バス６２ｂのいずれ
かからマルティブレクサ６４ｂを経てデータを受けるこ
とに適している。同じようにして、ＡＬＵ４８はそ・の
２つの人力によって操作を行なう。その１つはマルティ
プレクサ６４Ｃを経てＣＰＵバス６０ａまたはレジスタ
ー・バス６２ａのいずれかからデータを受けることに適
しており、またフルティプライヤ−４６への入力の他方
はマルティプレクサ６４ｄを経てＣＰＵバス６０ｂまた
はレジスター・バス６２ｂのいずれかからデータを受は
入れるに適している。６４ａから６４ｄまでマルティプ
レクサはＣＰＵ１２によって実行されるべき命令コード
によって、コントローラ１４によって制御される。

フルティプライヤ−４６はこの技術でよく知られている
ように浮動小数点フルティプライヤーであり、ハード・
ウェヤのフルティプライヤー（個数の掛は算用）と算術
論理ユニット（指数の加算用）の両方を実質的に含む。

本発明の好ましい実施例でのフルティプライヤー４６は
、３２ビットの結果を出すため整数掛は算を行なうこと
のできる大きさであり、またそれは代りとして４０ビッ
トの結果を出す浮動小数掛は算を行なうことができる。

ここで４０ビットのうち３２ビットは浮動小数点演算数
の個数としまた他の８ビットは浮動小数点演算数の指数
として考えている。ＡＬＵ４８はいくつかの周知の構成
で、整数と浮動小数点加算、減算を２つの４０ビット二
進法数まで行なうことのできるもののいずれか１つに従
って建造される算術論理ユニットである。以下にさらに
詳細に記載されるように、フルティプライヤ−４６とＡ
ＬＵ４８の平行組み合わせはＣＰＵ１２が両方の機能を
同時に使って演算を行なうことを許す。

この演算は掛は算と累算の命令のような速やかな計算を
できるようにする。フルティプライヤ−４６とＡＬＵ４
８の出力は各々データ・レジスター５０に接続され、そ
の結果フルティプライヤ−４６とＡＬＵ４８のいずれか
によって実行される演算の結果は前記のデータ・レジス
ター５６の選ばれた１つのなかに記憶されることができ
る。

データ・レジスター５０は４０ビット・レジスターであ
って、ユーザーの適用によってデータを整数または浮動
小数点フォーマットで記憶されるのに使用される。浮動
小数点のフォーマットで記憶するときは、８つの最も有
意義なビットは指数部と考えられ、また３２個の意味の
最も少ないビットは個数と考えられる。データ・レジス
ター５０の主だった機能は累算器機能であるので、複数
個のデータ・レジスター５０は実質的にＣＰＵ１２にマ
ツチプル累算器を設ける。データ・レジスター５０はま
たレジスター・バス６２ａと６２ｂに接続され、それは
データ・バス３０にデータ・バス・コントローラ５６を
経て出力を与え、またフルティプライヤー４６とＡＬＵ
４８に再び人力として与えられることができる。よって
、掛は算と累算の命令はＣＰＵ１２によって容易にまた
効率よく行なわれることができる。例えば、フルティプ
ライヤ−４６による掛は算の結果は、データ・レジスタ
ー５０のもう１つのなかに記憶されレジスター・バス６
２ｂを経てＡＬＵ４８に適用されるまえの結果に加える
ため、データ・レジスター５０とレジスター・バス６２
ａの１つを経てＡＬ０４８に入力されることができる。

マルティプライヤ−４６とＡＬ０４８の出力はまたマル
ティプレクサ６Ｇの人力に接続され、それはまたコント
ローラ１４によって制御されている。マルティプレクサ
６６の出力は補助レジスター５４に接続され、その結果
マルティプライヤ−４６またはＡＬＵ４８の演算の結果
は補助レジスター５４の選ばれた１つのなかに記憶され
るか、またはインデックス・レジスター６８ａ及び６８
ｂ１ブロツク・レジスター７０及び現状レジスター７１
を含む制御レジスターのバンクのなかに記憶される。

補助レジスターは３２ビット・レジスターで、このレジ
スターはデータ・バス３０のアドレス線３０ａと３０ｂ
に適用するアドレスを発生しまた補助レジスター５４の
なかに記憶されたあとで使用したアドレスの計算のため
のアドレスを発生するためにＡＲＡＵ５２との関連のも
とで使用される。補助レジスターはそれぞれ補助レジス
ター・バス６５ａと６５ｂを通ってＡＲＡＵ５２ａと５
２ｂの各々の１つの人力に接続される。ＡＲΔＵ３２ａ
と５２ｂの各々はまたコントローラ１４に接続した人力
、インデックス・レジスター６８ａと６８ｂに接続した
入力、及びブロック・レジスター７０に接続した人力を
持ち、すべては実行されている命令コードによって指定
されるアドレス・モードによってアドレス修飾信号を受
けるためである。ＡＲＡＵ５２　ａと５２ｂはそれぞれ
データ・バス３０のアドレス線３０ａと３０ｂに接続し
た出力を持ち、この出力によってＡＲＡＵ５２ａと５２
ｂはメモリー・アドレス信号を出す。それに加えてＡＲ
ＡＵ５２　ａと５２ｂは補助レジスター５４の選ばれた
１つに以下に説明されるように、メモリー・アドレスの
指定をする過程に発生する修飾の結果を記憶するために
バス６７ａと６７ｂに接続した出力を持つ。第１図を参
照して明らかなように、またこの技術において周知のよ
うに、マイクロ・コンピュータｌＯによって実行可能な
命令コードは、メモリー１６．１８、及び２０並びに周
辺ポート２４と２６を経て外部メモリーに複数の寸法で
アドレスを指定するがそのようなアドレス措定の例はＣ
ＰＵ１２のなかの個々のレジスター５０と５４のアドレ
ス指定及びメモリー１６．１８、及び２０のなかの１つ
の位置の直接アドレス指定、及び周知の直接及び相対的
アドレス指定モードである。

間接のメモリー・アドレス指定は補助レジスター５４と
の関連でＡＲＡＵ５２ａと５２ｂによって容易にされる
。周知のように、マイクロコンピュータでの間接アドレ
ス指定はメモリー位置のアドレスが指定の位置に含まれ
るメモリー・アドレス指定のモードがある。間接メモリ
ー・アドレス指定の例は、「レジスター５０ａの内容に
よって指定されるメモリー位置にアドレス指定をせよ。

」をマイクロ・コンピュータに命令することである。

間接のアドレス指定はレジスター５４が動的メモリー・
アドレス・ポインターとして使用されることを許し、こ
のポインターはプログラム・メモリー位置の内容の変更
の必要なしにＣＰＵ１２　（またそのレジスター５４の
１つのなかの記憶）によってメモリー位置の計算を許す
。それに加えて、ＡＲＡＵ５２ａと５２ｂは命令コード
から発生する変位コードを利用するのに使用でき、この
命令コードはＡＲＡＵ５２ａと５２ｂによる間接アドレ
スの計算を修飾する。変位コードはコントローラ１４に
よって命令コードのそのデコードのとき発生された８ビ
ット・コードであり、またＡＲＡＵ５２ａと５２ｂの各
々の人力の１つに人力される。ＣＰＵ１２は変位信号が
ないことを１の意味されている値であると解釈し、これ
は繰り返し操作のなかで使用されるレジスター５４の内
容を自動的に一段階ずつ増加するまたは減少させるのに
有用である。そのようなものとして、ＡＲＡＵ５２ａと
５２ｂはＲＡＭ１６と１８のなかのデータ位置のアドレ
ス指定、及びデータ・メモリーとして使用される外部Ｒ
ＡＭのなかのデータ位置のアドレス指定に主として使用
され、第１図に示すように、ＡＲＡＵ５２ａと５２ｂに
よってデータ・ハス３０のアドレス線３０ａと３０ｂの
うえに発生させられたアドレスは勿論またＲＯＭ２０に
アクセスすることができる。ＡＲＡＵ５２　ａと５２ｂ
はこのようにしてレジスター５４の１つでその入力の１
つに接続されたものの内容に及びコントローラ１４によ
って発生させられた変位コードのうえに整数の加算また
は減算操作を行なうのに使用できる。表１はレジスター
５４とコントローラ１４との関連でＡＲＡＵ５２ａと５
２ｂによって部分的に支持される間接アドレス指定モー
ドのいくつかのタイプをリストしたものである。メモ！
ｊ−１６，１８、及び２０（または外部メモリー）のプ
ログラム・メモリ一部分／位置のなかに記憶される命令
コードは希望されるメモリー・アドレス指定モードを表
１のなかにリストしたものを含んで指定する５ビット・
コードを含んでいる。

表１のなかで、“加えよ”はアドレスが指定されるべき
メモリー位置を指定し、“ＡＲ，”はレジスター５４の
１つの内容を指定し、また“変位”はコントローラ１４
によって発生させられた変位コードの値を指定する。補
助レジスター５４の１つの内容の変更した値は表１のな
かでは“ＡＲ，”で表わされる。

＋ ＋　　＋ ＋ 呻 呻 呻 ＣＰＵ１２はインデックス・レジスター６８ａと６８ｂ
を含み、これらはまたマルティブレクサ６６の出力に接
続され、レジスター・バス６２ａと６２ｂに接続され、
またコントローラ１４から変位コードを受けるＡＲＡＵ
５２ａと５２ｂの人力にまた直接接続されている。コン
トローラ１４は勿論インデックス・レジスター６８ａ１
インデツクス・レジスター６８ｂ１またはＡ　ＲＡ　Ｕ
５２　ａと５２ｂのこのほかの入力への変位コードを制
御するであろう。インデックス・レジスター６８ａと６
８ｂはＡＲＡＵ５２ａと５２ｂを経由しテメモリー１６
．１８、及び２０　（並びに外部メモリー）のインデッ
クスされた間接アドレス指定のなかで利用されるべきイ
ンデックス値を記憶するためにＡｌＩ３８によってロー
ドされる。表２はインデックされた間接アドレス指定モ
ードを含み、このモードは、コントローラ１４によって
受けられデコードされた対応する命令に応じて、ＡＲＡ
Ｕ５２ａと５２ｂによって実行可能である。表１にリス
トされたアドレス指定モードと同じように、これら個々
のアドレス指定モードは命令コードのなかの５ビット・
コードの特異な１つによって可能にされる。表２のなか
の用語“ＩＲ，”はインデックス・レジスター６８ａと
６８ｂの１つの内容を示す。

口　日　日　日　日　日　　　　日　　　　已ｃｆ、　
　　α　　匡　　α　　α　　α　　　　　α　　　　
　α＋＋＋十 仁　　口　　Ｃｃ８　　ロ　　α　　α　　口　　α　
　ロｔ−ｏ　　峙　峙　　Ｃ峙　　口　呻　　仁　呻　
　仁Ｎ０ｔ−ｏ　　　　　　呻　　　　　峙←　　　←
　　　ト　　　ト ８　千　昼 目 さて第２ａ図を参照して、ＡＲＡＵ５２ａの構築が詳細
に図示されている。ＡＲＡＵ５２　ｂは同じように構築
されていることは勿論了解されている。第２図に示すよ
うに、ＡＲＡＵ５２ａは加算器／減算器８０の１つの人
力に接続されている１つの人力の補助レジスター・バス
６５ａのところで受ける。マルティプレクサ８２は３つ
の入力信号を受ける、これらの入力信号の１つはコント
ローラ１４によって発生させられる変位コードであり、
また他の２つの入力信号はインデックス・レジスター６
８ａと６８ｂの内容である。マルテイプレクサ８２は、
加算器／減算器８０の第２の人力に適用のためこれら３
つの入力の１つを選択するため実行されている命令コー
ドに応じて、コントローラ１４によって制御される。

加算器／減算器８０はこの技術でよく知られている複数
ステージ算術論理ユニットであり、これは完全桁上がり
加算または減算のいずれかを行なうことができる。コン
トローラ１４は加算器／減算器８０が加算または減算操
作をアドレス・モード情報を含む命令コードのデコーデ
ィングに応じて行なうかどうかを制御する。加算器／減
算器８０はさらに前進方向または逆方向のいずれかの方
向で共にステージからステージに桁上がり情報を伝搬す
る能力を含んでいる。そのような加算器／減算器は同時
出願の米国特許出願第９３５．４６５に記載されており
、前記出願はさらに高速フーリエ変換のアルゴリズムを
行なうことにおいて適格上がり伝播の恩恵を記載してい
る。コントローラ１４は同じようにして実行されている
命令コードに応じて加算器／減算器８０のなかの桁上が
り伝搬の方向を制御する。

加算器／減算器８０の出力はマルティプレクサ８４の１
つの入力に接続され、また比較器８６の１つの出力もま
た接続される。マルティブレクサ８４の他の人力は補助
レジスター・バス６５ａに直接接続され、またマルティ
プレクサ８４の出力はデータ・バス３０のアドレス線３
０ａに接続される。マルティプレクサ８４は、データ・
バス３０のアドレス線３０ａに計算したアドレスの正当
な値を適用することに対して、現在の命令コードに対し
て応じてコントローラ１４によって制御される。加算器
／減算器８０の出力はマルテイブレクサ８８の第一の人
力にまた接続され、マルテイブレクサはその出力を、希
望の通りに補助レジスター５４の内容を更新するため補
助レジスター５４の選ばれた１つにＡＲＡＵ５２　ａか
らのデータを通信するバス６７ａに接続させている。マ
ルテイプレクサ８８の第２の人力は加算器／減算器９０
に接続されている。比較器８６と加算器／減算器９０は
以下に説明されるであろう円形アドレス指定論理を含む
。

第２ａ図を参照して、表１と表２にリストした種々の間
接アドレス指定モードを達成することにおいてのＡＲＡ
Ｕ５２　ａの操作が明瞭となって（る。実行されている
命令コードに応じて、コントローラ１４はインデックス
・レジスター６８ａまたは６８ｂ（表２のなかの“ＩＲ
，、”）の希望の１つを選ぶためまたは加算器／減算器
８０によって補助レジスター５４の選ばれた１の内容に
適用するコントローラ１４によって発生させられた変位
コードを選ぶためマルティブレクサ８２を制御する。上
述のように、コントローラ１４は加算器／減算器８０が
加算または減算を行なうかどうかをまた制御するであろ
う、また加算器／減算器８０が前方また逆方向の桁送り
伝搬を用いてその出力を計算するかどうかを制御するで
あろう。希望するアドレス・モードがインデックスのあ
とまたは変位のあとの加算または減算である場合には、
コントローラ１４はマルティブレクサ８４をしてデータ
・バス３０のアドレス線３０ａに接続されるべき補助レ
ジスター・バス６５ａを選択させる（表１と表２の操作
、“加えよ＝　Ａ　ＲＲ”に相当する）。逆に、もし希
望する間接アドレス・モードがインデックスのまえまた
は変位のまえの間接アドレスであるなら、コントローラ
１４はマルティプレクサ８４をしてデータ・バス３０の
アドレス線３０ａに適用のため加算器／減算器８０の出
力を選択させる（表１と表２の操作“加えよ＝ＡＲ，，
”　／−Ｉ　Ｒ，／変位”に相当する）。

ＡＲＡＵ５２　ａは選ばれた間接アドレス指定に従って
補助レジスター５４０更新をまた決定する。

円形の間接アドレス指定モードが選ばれていない（その
ような円形アドレス指定は以下において論することにす
る）と個定すると、コントローラ１４は補助レジスター
５４０選ばれた１つの内容が修飾されるべきかどうかを
選ぶであろう。希望の間接アドレス指定モードが補助レ
ジスター５４の内容を修飾しないときは、コントローラ
１４はマルティブレクサ８８の出力無能化（トライ・ス
テート）シ、その結果補助レジスター５４の選ばれた１
つの内容は更新されないであろう。補助レジスター５４
の選ばれた１つの内容は更新されないであろう。補助レ
ジスター５４の選ばれた１つの内容が加算器／減算器８
０により加算または減算の結果で修飾されるべきである
ならば、コントローラ１４はマルティブレクサ８８をし
てバス６７ａに適用のため加算器／減算器８０の出力を
選択させるであろう（表１と表２のなかの操作“Ａ　Ｒ
ｎ’＝ＡＲｎ”　／−Ｉ　Ｒ，／変位”に相当する）。

第２図に示すＣＰＵ１２の構築から、種々の機能の操作
は平行であることは勿論明白である。例えば、ＡＲＡＵ
５２ａはＡＲＡＵ５２ｂと平行に操作することができる
。何故ならばそれへの入力はレジスター５４に別々に接
続されており、またコントローラ１４に接続されている
からである（及びインデックス・レジスター６８ａと６
８ｂにも）゛。それに加えて、ＡＲＡＵ５２Ｈの出力は
データ・バス３０のアドレス線３０ａとバス６７ａに接
続され、一方ＡＲＡＵ５２ｂの出力はデータ・バス３０
のアドレス線３０ｂとバス６７ｂに接続される。このよ
うにして、ＡＲＡＵ５２ａと５２ｂの操作は、他による
干渉または互いへの干渉なしに同時に起きることができ
る。それに加えて、−度しシスター・バス６２ａと６２
ｂのまえの状態がマルティプライヤ−４６及びＡＬＵ４
８によって希望通りに受けられると、マルティプライヤ
−４６とＡＬＵ４８の操作は互いにだけでなくまたＡＲ
ＡＵ５２ａと５２ｂと共に同時に起こることができる。

このようにして、特に乗算と累算のような繰り返す操作
を使うアルゴリズムに対して、ＣＰＵ１２はそのような
平行操作から相当の性能改良を行なうことができる。

ブロック・レジスター７０はマルティブレクサ６６の出
力に接続され、またレジスター・バス６２ａと６２ｂに
接続され並びにＡＲＡＵ５２ａと５２ｂに直接接続され
ている。ブロック・レジスター７０は間接アドレス指定
計画のなかの“円形”特徴を与え、その結果データ・メ
モリー位置のブロックはループ状に繰り返してアクセス
されることができる。この技術ではよく知られているよ
うに、デジタル信号処理適用に対して要求されるある計
算は記憶されたデータのブロックのうえに繰り返す操作
で表現されることができる。例えば、有限インパルス応
答（ＦＩＲ）デジタル・フィルター機能の計算はデータ
のブロックに対して積算及び累算操作の繰り返しを要求
し、そこでは積算及び累算の結果はメモリー位置に計算
され、そこから演算数の１つが持って来られる。

第２図に返って、データ・バス・コントローラ５６はデ
ータ・バス３０のデータ線３０ｄに接続され、またデー
タ・バス３０からＣＰＵ１２の種々の部分へのデータの
流れを制御するために働く。

ＣＰＵ１２の内部には一対のＣＰＵバス６０Ｂと６０ｂ
があり、また一対のレジスター・バス６２ａと６２ｂが
ある。データ・バス・コントローラ５６は４対１のマル
ティプレクサから成り立ち、このマルティブレクサはそ
の４つの入力をＣＰＵバス６０ａと６０ｂにまたレジス
ター・バス６２ａと６２ｂに接続させている。ＣＰＵ１
２からデータ・バス３０のデータ線３０ｄへの通信はこ
のようにしてこれら４個の内部バスのいずれか１つから
どのような与えられた時間に起こることができるが、そ
のような通信は勿論対応するアドレス信号がアドレス線
３０ａのうえまたはアドレス線３０ｂのうえにデータ線
３０ｄのうえのデータ通信と関連して発生されることを
要求する。ＡＲＡＵ５２ａの出力はデータ・バス３０の
アドレス線３０ａと３０ｂにそれぞれ接続されているの
で、そのようなアドレスはデータ・バス・コントローラ
５６を通る希望するデータ通信と関連してＣＰＵ１２に
よって発生させられることができる。

ΔＲＡＵ５２ａと５２ｂの平行である性質は単一機械サ
イクル内のＣＰＵ１２によって１個以上のメモリー・ア
ドレスの計算を許す。よって、データ・バス・コントロ
ーラ５６はＣＰＵバス６０の１個以上とレジスター・バ
ス６２をデータ・バス３０のデータ線３０ｄに単一の機
械サイクル内に接続することができる。ＡＲＡＵ５２　
ａと５２ｂのデータ・バス３０のアドレス線３０ａと３
０ｂに適用することの制御及びＣＰＵ１２の内部バスに
データ線３０ａの時間マルティプレックシングの制御は
実行されている命令コードによってコントローラ１４に
よってなされる。

第３図を参照して、周辺ボート２４と２６の構造を詳細
に記載する。周辺ボート２４と２６はデータ・バス３０
、プログラム・バス３４及びＤＭＡバス３８に、第１図
を参照して以前記載したように接続される。周辺ボート
２４は主としてマルティプレクサ１００から成り、これ
は外部のデータ線Ｄ１をデータ・バス３０のデータ線３
０ｄ。

プログラム・バス３４のデータ線３４ｄまたはＤＭＡバ
ス３８のデータ線３８ｄにコントローラ１４によって線
５ＥＬ２４のうえに発生される制御信号に応答してマル
ティプレクサ１００は外部のデータ線り。とデータ線３
０ｄ、３４ｄまたは３８ｄのあいだの２方向接続を作り
、その結果データはそれらのあいだで受けられまたは提
供されるであろう。それに加えて、マルティプレクサ１
０２は外部のアドレス線Ａｎをデータ・バス３ｏのアド
レス線３０のまたは３０ｂ１プログラム・バス３４のア
ドレス線３４ａまたはＤＭＡバス３８のアドレス線３８
ａにどのデータ線がマルティプレクサ１００によってデ
ータ線り、、に接続されているかによるがコントローラ
１４にまた応答して接続する。

いくつかの制御線は周辺ボート２４のながのバッファ１
０４によって、コントローラ１４によって発生される信
号にまた応答して駆動される（制御線は明白のため図示
されていない線のうえにある）。これらの制御線の周辺
ボート２４による出力は線Ｒ／Ｗ−を含み、これは周辺
ボート２４を通るデータの流れの方向を指定する。例え
ば、外部のメモリー装置は、データ・メモリーとしてそ
のデータ入力と出力端子を線り、、に接続させまたその
アドレス端子をＡ。線に接続させて働くことができるで
あろう。マイクロコンピュータ１００周辺ボート２４は
希望するアドレス線、例えばデータ・バス３０のアドレ
ス線、例えばデータ・バス３０のアドレス線３０ｂを線
Ａゎに接続することによってまた線Ｒ／Ｗ−を、外部記
憶装置はデータ・バス３０のアドレス線３０ｂのうえに
指定された位置のところで読み取るべきであることを示
す高い論理状態に駆動することによってそのような外部
メモリーのメモリー読み取りを行なうことができるであ
ろう。逆に、線Ｒ／Ｗ−の高い論理状態は外部記憶装置
はデータ線３０ｄのうえに存在するデータ状態をマルテ
ィブレクサ１００を経て線り、、に接続して書き込まれ
るべきであることを示すであろう。

周辺ボート２４に接続された制御線２４はさらに線５Ｔ
ＲＢ−（線Ｒ／Ｗ−に置いてのように、”表示は低い能
動を示す）を含み、この線はコントローラ１４に応答し
てバッファ１０４によって駆動され、それは外部のメモ
リーにＡ、、に接続されているアドレス線３０　ａ、　
３０　ｂ、　３４　ａ、または３８ａはそれぞれに応じ
て、アドレス・メモリーに有効なアドレス信号を提供し
ていることを示す時計信号である。線、保持−及びＲＤ
Ｙ−は外部装置からのマイクロコンピュータｌＯへの人
力である。能動の低い線、保持−は周辺ボート２４をし
てそのインターフェースを線り、、、Ａ、、、Ｒ／Ｗ−
１及び５ＴＲＢ−に高いインピーダンスの状態で置かせ
るので、そのような線に接続された複数個の装置はそれ
らのあいだでマイクロコンピュータＩＯから干渉される
ことなくまたコンピュータ１０に干渉することなく通信
できる。線、保持Ａ−は周辺ボート２４のなかでバッフ
ァ１０４を経てコントローラ１４によって駆動される承
認修号であり、またそれはマイクロコンピュータ１０は
その低い状態で保持−信号を受けたことまた周辺ボート
２４を高いインピーダンス状態に置いたことを示す低い
論理状態を持つ。線、ＲＤＹ−はマイクロコンピュータ
への入力でありまた、その低い論理状態に駆動されたと
きは、データ線Ｄ７、アドレス線ＡＩ、、及び制御線Ｒ
／Ｗ−及び５ＴＲＢ−接続された外部装置がマイクロコ
ンピュータと通信サイクルを完了したことを示す。コン
トローラ１４は周辺ボート２４をして準備できＲＤＹ−
信号を低くして終った通信サイクルに向けられる以外の
有効な状態に前記線を駆動するまえにＲＤＹ−信号を要
求する。

周辺ボート２６は周辺ボート２４と同じように構築され
ているが、周辺ボート２４から独立して線５ＥＬ２６に
よって制御され、その結果両方の周辺ボート２４と２６
での通信は、２つのボートによって使用されるバス３０
．３４及び３８が同時に使用されない限り、同時にまた
独立して起きることができる。周辺ボート２６は外部の
人力装置及び出力装置との通信に主として有用である。

よって第３図に示されるように、周辺ボート２６は周辺
ボート２４の同様の部材に対応してマルティプレクサ１
０８と１１０を、またバッファ１１２を含む。同じよう
にして、周辺ボート２６はデータ・バス３０、プログラ
ム・バス３４及びＤＭＡバス３８を線ｌ１０Ｄ、、、■
１０Ａ、、、ｌ１０ＤＲＹ−ｌ１０ＳＴＲＢ−１Ｉ１０
ＨＯＬＤＩ１０ＨＯＬＤＡ、及びＩｌｏ　　Ｒ／Ｗ−１
にインターフェースさせ、これらの線は周辺ボート２４
のところの同じような名称の線と同じ機能を持つ。

周辺ボート２４と２６に接続されるバス３０．３４及び
３８が複数である故に、周辺ボート２４と周辺ボート２
６は同時に操作されることができる。

さて第４図を参照して、コントローラ１４の構築と操作
が詳細に記載されるであろう。コントローラ１４はマイ
クロコンピュータの残りの部分の操作を制御する目的に
奉仕する、その結果命令コードによって指定される希望
の操作は正しく実行されるであろう。

コントローラ１４は外部からマイクロ・コンピュータｌ
Ｏから提供される時計信号を受ける。コントローラ１４
のなかの時計ゼネレーター２００は端子Ｘｉとｘ２に接
続されマイクロコンピュータＩＯのなかで使用される例
えば線ＣＬＫＩＮのうえにあるシステム時計のような内
部時計の信号を発生する。もしクリスタルが端子ｘ１と
Ｘ２のあいだに接続されるならば、時計ゼネレーター２
００は、内部発振機を通って線ＣＬＫＩＮのうえに時計
信号を発生するであろう。その代りの場合として、外部
で発生される時計は端子ｘ２に適用されることができ、
その場合外部で発生させられた時計信号は線ＣＬＫＩＮ
のうえにシステム時計信号を発生（恐らく図示されない
時計ゼネレーターのなかの“ｎで割る”を経て）させる
。時計ゼネレーター２００はさらに時計信号Ｑ１とＱ２
を発生し、それは線ＣＬＫＩＮのうえの時計信号の周期
の第１と第３の１／４サイクルのところで起こり、時計
信号Ｑ１とＱ２は、以下に記載するようにコントローラ
１４のなかのメモリー・アクセス・アービトレーション
論理２０６によって使用される。

命令コードを持ってくること及びそのような命令コード
に応答するマイクロコンピュータ１０の制御に関して、
コントローラ１４はプログラム・カウンター９２、命令
レジスター９４、制御論理２０２、及びプログラム・カ
ウンター・制御論理２０４を含む。プログラム・カウン
ター９２は２４ビット・レジスターであり、プログラム
・バス３４のアドレス線３４ａに接続される出力を持つ
。プログラム・カウンター９２の機能は持って来られ、
デコードされ、またマイクロコンピュータ１０によって
実行されるべき次の命令のメモリー・アドレスを記憶す
ることである。命令を持って来るサイクル（これは線Ｃ
ＬＫＩＮのうえのシステム時計信号の１つの期間のあい
だに起きる）では、プログラム・カウンター９２の内容
はプログラム・バス３４のアドレス線３４ａのうえに置
かれまたアドレス信号に対応するメモリー位置を含むメ
モリー１６．１８、または２０のなかの１つがプログラ
ムバス３４のデータ線３４ｄのうえにアドレス指定した
内容を提供するであろう。このときプログラム・カウン
ター９２のなかに含まれるアドレスを持つメモリー位置
の内容はデコードされるべき次の命令の命令コードを構
成する。命令レジスター９４は３２ビットのレジスター
でこれはプログラム・バス３４のデータ線３４ｄに接続
され、またそれは命令を持ってくるサイクルのあいだプ
ログラム・カウンター９２の内容を受は取る。

命令を持って来るサイクルのあと線ＣＬＫＩＮのうえの
システム時計信号の次の期間に起こるデコードするサイ
クルのあいだ、命令レジスター９４の内容はコントロー
ラ１４からマイクロコンピュータ１０の機能的回路に行
く信号を発生するため制御論理によってデコードされる
。これを達成するため制御論理２０２の始めの部分は命
令コードをデコードするため組み合わせロジックを含む
。

そのような組み合わせロジック（第４図にロジック２０
２ａとして示される）は異なったいくつかの周知の方法
、例えばプログラムできるロジックの配列またはリード
・オンリー・メモリーのようなもので実現されることが
できる。命令レジスター９４からの３２ビットの命令コ
ードはこのようにして組み合わせロジック２０２ａによ
って複数の出力線にデコードされる。これらの線のある
ものは制御論理２０２の外にある機能例えばプログラム
・カウンター制御論理２０４に直接接続され、これらの
線の他のものは制御論理２０２のなかの遂次ロジック２
０２ｂのなかに人力させられる。

遂次ロジック２０２ｂは、ＣＰＵ１２によってメモリー
からデータ演算数を読むことをし許すようにまたＣＰＵ
１２によって前記演算数にデータ処理を行なう操作を行
なうことを制御するようにマイクロコンピュータ１０の
種々の機能を制御するのに使用される。遂次ロジック２
０２ｂはそこから派出している追加の出力線を通って勿
論これを達成する。制御論理２０２からの出力線の論理
的状態は、組み合わせロジック２０２ａからであるかま
たは遂次ロジック２０２ｂからであるかによらず、この
ようにして命令レジスター９４から制御論理２０２によ
って受けられた命令コードによって決定される。ここで
述べた図ではコントローラ１４とそのような機能的回路
の接続は明白さのために図示されていないことに注目す
べきである。

よって、制御論理２０２のなかの組合わせロジック２０
２ａは命令レジスター９４のなかに記憶された命令コー
ドをデコードしていることができ、一方コントローラ１
４はメモリーから次の命令を持って来させることは明ら
かである。それに加えて、この技術ではよく知られてい
るように、遂次ロジック２０２ｂはまえに持って来た命
令の実行を制御すると同時に与えられた命令に対して読
まれる演算術を制御することに使用できる。よって、制
御論理２０２は、４つの異なる命令コードの部分が同時
に実行されるようにマイクロコンピュータ１０を制御し
ていることができる。そのような命令コードのパイプラ
イン処理は与えられた一連の命令を行なうのに要求され
る時間を明らかに短縮するであろう。

第４ａ図はどのようにしてパイプラインが満たされるか
、及びよってどのようにしてパイプラインが代表的命令
に対して機能するかを図示する。

線ＣＬＫＩＮのうえのシステム時計信号の第１のサイク
ルでは命令ｎはコントローラ１４によって、例えばメモ
ＩＪ−１６，１８、または２０の１つから持って来られ
る。持って来るサイクルのあいだ、しかしながら、プロ
グラム・カウンター・制御論理２０４はプログラム・カ
ウンターの内容を命令ｎ＋ｌに対する命令コードのメモ
リー位置を含むように増加させている。線ＣＬＫＩＮの
うえのシステム時計信号の第２のサイクルにおいて、命
令ｎに対する命令コードは制御論理２０２によってデコ
ードされている。尚この第２のサイクルのあいだプログ
ラム・カウンター９２の内容はプログラム・バス３４の
アドレス線３４ａに提供され、また命令ｎ＋ｌに対する
命令コードはプログラム・メモリーから持って来られ命
令レジスター９４に負荷として与えられる。

第４ａ図に示される第３のシステム時計信号のあいだ、
遂次ロジック２０２ｂはデータ・バス３０を経て命令ｎ
に対して必要であるデータ演算数のメモリー（例えば、
ＲＡＭ１６）から読み取っている。それに加えて、命令
ｎ＋ｌに対する命令コードが持って来られるので、第４
ａ図のなかの第３のサイクルは、命令ｎ＋ｌが制御論理
２０２の組み合わせ論理２０２ａによってデコードされ
ていることを示す。同時に命令ｎに対する読み取りサイ
クルによって、しかしながら、命令ｎに対する読み取り
サイクルとバスまたはメモリーの争いがないと想定して
、命令ｎ＋２に対する命令コードを持って来ることがな
されている。以上において述べたように、一般にデータ
演算数はデータ・バス３０を経てＣＰＵ１２によって読
まれ、一方命令コードはプログラム・バス３４を経て読
まれ、両方が異なったメモリー１６．１８、または２０
、または外部メモリーのなかにあると想定するバスの争
いは起こらないであろう。

システム時計の第４のサイクルのあいだ、命令ｎは制御
論理２０２のなかの遂次ロジック２０２ｂの制御のもと
に実行されるであろう、命令ｎ＋ｌに対する読み取り操
作は遂次ロジック２０２ｂによって行なわれるであろう
。命令ｎ＋２に対する命令コードはデコードされるであ
ろう、及び命令ｎ＋３に対する命令コードは持って来ら
れるであろう。よってマイクロコンピユータ１０に対す
るパイプラインは満たされ、また命令シーケンスの性能
は最もよい状態にあり、バスの争いを受けまたメモリー
・アクセスの争いを受け、それはある命令組み合わせに
対しては、操作の１つに対する待ちサイクルの原因とな
る。

データ・バス３０のデータ線３０ｄはコントローラ１４
によって受けられ、これはブランチ命令のような増加さ
せられるやり方とは異なったやり方でプログラムの流れ
の制御するためで、プログラム・カウンター９２がＣＰ
Ｕ１２によってまたはメモリーからロードをかけられる
ことを要求する。例えば、無条件ブランチの場合、命令
コードのなかに含まれ、メモリーから読み取られるかま
たはＣＣＰＵ１２のレジスターから読み取られる演算数
の値は実行されるべき次の命令を含んでいるメモリー位
置のアドレスを含むであろう。そこでプログラム・カウ
ンター制御論理２０４はデータ線３０ｄのうえに提供さ
れる値を受け、またそれに従ってプログラム・カウンタ
ー９２にロードをかけるであろう。その結果プログラム
・コントロールは希望する位置に行くことができる。

第４図に示すように、プログラム・カウンター制御論理
２０４はプログラム・カウンター９２の内容を受ける加
算器２０３を含んでいる。制御論理２０２（好ましいそ
のなかに組み合わせ論理２０２ａを持つ）は加算器２０
３を制御しその結果法のサイクルに対するプログラム・
カウンター９２の内容を発生させるには種々のやり方で
行なわれることができる。上記の説明のように、加算器
２０３は単にプログラム・カウンター９２のまえの内容
を大きくして命令シーケンスを通り抜けることができる
。しかしながら、プログラム・カウンター制御論理２０
４はさらに１つのレジスター２０５を含み、このレジス
ターはデータ・バス３０のデータ線３０ｄから値を受け
ることができる。このようにして、プログラム・カウン
ター制御論理２０４は種々の方法でプログラム・カウン
ター９２の内容を計算することができる。例えば、相対
的アドレスの方にブランチすることがデータ・バス３０
のデータ線３０ｄのうえに提供される値をレジスター２
０５にロードとしてかけることによって起きることがで
きるが、この値はそこでプログラム・カウンター９２に
対して新しい値を発生させるためプログラム・カウンタ
ー９２のまえの値に加えられることができるであろう。

それに加えて、絶対的ブランチがデータ・バス３０のデ
ータ線３０ｄからの希望のメモリー・アドレスをレジス
ターにロードをして加えることによって、また加算器２
０３をしてプログラム・カウンターへの適用のためレジ
スター２０５の内容によって゛″ゼロ与える″ことを行
なわせる制御論理２０２によって行なわれることができ
る。

マイクロ・コンピュータ１０は遅らせたブランチ命令を
行なうことができ、その結果ブランチ命令はそれが実際
に起こるまえに３つの命令が持って来られることをさら
に注目すべきである。遅らされたブランチ命令は、実行
されるとき、レジスター２０５に直接ブランチのときと
同様にブランチの目的地メモリー・アドレスをロードと
して加える。しかしながら、制御論理２０２は遅らされ
たブランチ命令の実行に続いて次の３つの命令に対して
プログラム・カウンター９２の内容を増大させることを
続ける。第３の命令のとき、加算器２０３はレジスター
２０５の内容をプログラム・カウンター９２に適用し、
それによってパイプライン計画を有利に利用することを
続けるあいだブランチを行なう。勿論、パイプラインは
ブランチのあと満たされた状態に残るであろう。何故な
らば目的地位置はまえと同じように加算器２０３によっ
て増大されることを続けるであろうからである。

コントローラ１４はさらに割り込み論理２０５を含み、
これはマイクロコンピュータの複数の外部端子に、コン
トローラ１４に、及びマイクロコンピュータ１０のなか
の種々の機能に接続されている。割り込み論理２５０は
“再セット”端子のうえにまたＩＮＴＯからＩＮＴ３ま
での端子のうえにマイクロコンピュータ１０に対して提
供される割り込み信号を受ける目的に、またシーリアル
・ボート４２及びＤＭＡコントローラ２２のような種々
の機能からマイクロコンピュータｌＯに内部的に発生さ
せる割り込み信号を受ける目的に奉仕する。そのような
内部的割り込み信号の例が第４図に線３１２によって示
され、この信号はＤＭＡコントローラ２２からの割り込
み信号である。

制御レジスターとしてＣＰＵ１２のなかに割り込み可能
レジスター２５２とＤＭＡ割り込み可能レジスター２５
３が含まれており、その各々はメモリー地図のアドレス
指定のできるレジスターであり、またその内容は割り込
み信号の各々が可能であるか不可能であるかを指定する
。割り込み可能にするレジスター２５２の内容によって
可能とされるＣＰＵの方に向いた割り込み信号を端子Ｉ
ＮＴｏからＩＮＴ３までの端子からかまたはマイクロコ
ンピュータ１０に対しての内部から受けることに応答し
て、またもしコントローラ１４が人力／出力メモリー位
置へのアクセスが現在ないことを示すならば、割り込み
論理２５０はプログラム・カウンター９２をして特定の
割り込み信号（割り込みベクトル）に相当するメモリー
・アドレスでロードをかけられるようにし、またプログ
ラムの実行は割り込みベクトルの位置から前方に続くで
あろう。割り込みベクトルによって呼ばれた割り込み処
理ルーチンのなかに一般に含まれる命令コードに応答し
て、割り込み論理２５０は外部割り込みに対して線Ｉ　
ＮＴＡのうえにまた、例えば、ＤＭＡコントローラ２２
に対しては内部割り込み信号に対しては線３１４のうえ
に割り込み承認の信号を発生するであろう。そのような
操作に対しては、この技術では周知であるが、コントロ
ーラ１４はプログラム９２のまえの内容が前辺て決めら
れているメモリー位置（一般に“スタック″と呼ばれる
）のなかに記憶されるようにし、その結果法に持って来
られたであろう命令コードの位置は割り込みが奉仕され
たあと再度ロードとしてかけられるであろう。

以下により詳しく説明されるが、ＤＭＡコントローラ２
２はＤＭＡＦ作の同期化のなかでＣＰＵ１２と同じシス
テム割り込みを利用し、その結果マイクロコンピュータ
ｌＯはＤＭＡ同期化に対して専用の外部端子を要求しな
い。よってＤＭＡ割り込みはレジスター２５３をしてＣ
ＰＵの割り込み可能レジスター２５のデータに機能で同
じであるデータを含むことができるようにする。システ
ム割り込みを取り扱うときに優先権が必要上ＣＰＵとＤ
ＭＡのシステム割り込みのあいだにそのような割り込み
の効果のなかに不明瞭があることを避けるため割り当て
られねばならないことに注目すべきである。Ｄ　Ｍ　Ａ
　ｔｉ作はＣＰＵ１２の操作に対して透明であるが意図
されている、よってＣＰＵ割り込み可能レジスター２５
２とＤＭＡ割り込み可能レジスター２５３の両者によっ
て可能とされる割り込みはＣＰＵ１２だけへの割り込み
であるとして扱われるであろう。

第４ｂ図を参照して、割り込み可能レジスター２５２と
２５３が図示されている。以上に記載したように、割り
込み可能レジスター２５２と２５３の各々はマイクロコ
ンピュータｌＯのメモリー・アドレス空間のなかにあり
、またよって希望のように読み取り書き込みができる。

勿論、ＣＰＵの割り込み可能レジスター２５２の内容は
ＤＭＡの割り込み可能レジスター２５３の内容の書き込
みとは独立して書き込む及びその逆を行なってＣＰＵ１
２とＤＭＡコントローラ２２に対して独立した割り込み
能力を与える。割り込み可能レジスター２５２と２５３
の各々の内容は同じであるから、以下の記載は両方に適
用する。

入力線ＩＮＴＯからＩＮＴ２までの各々とコントローラ
１４のなかの割り込みロジック２５０によって受けられ
る“リセット”はそれと関連する可能ビットを割り込み
可能レジスター２５２と２５３のなかに持ち、その結果
線の各々のうえの外部から正当化される割り込みは個々
に可能とされまた不可能とされるであろう。それに加え
て、周辺バス３８に周辺から接続される部外的に正当化
される割り込みはまた個々に割り込み可能レジスター２
５２と２５３によって可能とされる。これらの割り込み
はピッ）ＸＯとＸｉに関連しており、その中の第１と第
２のシーリャル・ポート・チャンネルに対する伝達レジ
スターはそれぞれに空であることを示すシーリャル・ポ
ート４２からの割り込みを可能にし、ビットＲＯとＲ１
はまたなかの第１と第２のチャンネルに対する受は入れ
レジスターがそれぞれ一杯であることを示すシーリアル
・ポート４２に対する割り込みを可能とする。割り込み
可能レジスター２５２と２５３のビットＴＩＮＴは周辺
バス３８に接続したタイマー４０によって正当化される
割り込みを可能にする。

割り込み可能レジスター２５２と２５３のながのヒ゛ッ
トＤＩＮＴはＤＭＡコントローラ自身１こよって与えら
れる割り込み可能にする。勿論、外的に及び内的に両方
で正当化される追加の割り込みは割り込み可能レジスタ
ー２５２と２５３のなかのビットの数を大きくすること
によって可能となるであろう。

ＤＭＡ１作の同期化は、以下において説明されるように
、外的線ＩＮＴＯからＩＮＴ２までを通って主として制
御されるであろう。何故ならば同期化はマイクロコンピ
ュータ１０に接続される外的メモリー装置とのそのよう
な操作のなかで最もしばしば必要であるからである。し
かしながら、ＤＭＡコントローラ２２に与えられまたＤ
ＭＡ割り込み可能レジスター２５３を通って可能とされ
る内的に正当化される割り込みとの同期化はある状況の
もとではまた有用であろう。

以上で説明したように、ＣＰＵ割り込み可能レジスター
２５２の内容によって可能とされるＣＰＵ１２に対する
割り込みはＤＭＡコントローラ２５２に対する割り込み
に対して、もしＤＭＡ割り込み可能レジスター２５３に
よってまた可能とされるならば、優先権を持つ。よって
Ｄ　Ｍ　Ａ　ｍ作のうえに影響を持つために、特定の割
り込みはＣＰＵ割り込み可能レジスター２５２によって
可能とされずにＤＭＡ割り込み可能レジスター２５３に
よって可能とされなければならない。

第１図と第２図より、マイクロコンピュータ１０の内部
にある複数個のバスは、バス３０．３４、または３８の
２つが同じメモリー１６．１８、または２０に同時にア
クセスしていない限り、また外部メモリー（周辺ポート
２４また２６を通って）にアクセスしていない限り、メ
モＩＪ−１６，１８、及び２０に同時にアクセスするこ
とを許すことができる。この場合には、バス・アービト
レーンヨンはコントローラ１４によって制定されること
を要求することなく、またメモリー・アクセスは独立し
て起こることがある。

しかしながら、そのような同時アクセスは実行されてい
る命令コードによって要求されることがある。よって、
メモリー・アクセスに関してバスの争いを防ぐために、
コントローラ１４はさらにメモリー・アービトレーショ
ン・ロジック２０６を含む。メモリー・アービトレーン
ヨン・ロジック２０６は時計ゼネレーター２０６から時
計信号Ｑ１とＱ２を受けまたバス３０．３４、及び３８
のアドレス線の各々のうえのアドレス信号を受ける。メ
モリー・アービトレーション・ロジック２０６はそれぞ
れメモリー１６．１８、及び２０の各々に対して線５Ｅ
Ｌ１６．５ＥＬ１８．５ＥＬ２０のうえに出力信号を与
え、メモリー・アービトレーション・ロジック２０６は
さらに周辺ボート２４と２６のそれぞれに対して線５Ｅ
Ｌ２４と５ＥＬ２６上の信号を発生する。メモリー・ア
ービトレーション・ロジック２０６の目的はメモリー１
６．１８、及び２０へのアクセス、及び外部メモリー及
び人力／出力メモリーへのアクセスを前辺て決められた
優先権によって制御することである。

下記の例の目的に対しては、優先権はデータ・バス３０
のアドレス線３０ａ、３０ｂ、の順序で最も高い優先権
を持つと想定され、それに次いで、プログラム・バス３
４のアドレス線３４ａが続き、次いで最も低い優先権を
持ったＤＭＡバス３８のアドレス線３８ａが続く。この
優先権はマイクロ・コンピュータ１０の構築、特にＣＰ
Ｕ１２のために選ばれており、マルティプライヤ−４６
とＡＬＵ４８の平行接続は、マイクロ・コンピュータ１
０に対して意図されるデジタル信号処理の適用に対して
は、性能はもしデータ通信が命令を持って来るため待つ
ことを強制されるならば逆の場合よりもより重大な影響
を受けるであろうことが非常に起こり易いことを意味し
ている。ＤＭＡ１作は最も低い優先権をとることができ
る。これは他の操作に対してより遅いＤＭＡから結果と
して生れる大抵の適用プログラムに対して全体としての
性能への最小の影響のためである。しかしながら、本発
明の他の適用は、もし優先権が変更されたとしたらより
よい条件で行なわれるであろう。例えば、グラフィック
適用に対しては、ＤＭＡは、もしビデオ表示リフレッシ
ュ機能を与えるように使用されるならば、最も高い水準
で優先権を与えられるのが最もよい。よって、ここで図
示される優先権は唯例としてのものである。

さて第５図を参照して、メモリー・アービトレーション
・ロジック２０６によってコントローラ１４のなかでメ
モリー・ポー）３２ａの１つの制御が図示されている。

第１図に関して以上に記載したように、メモリー・ポー
ト３２ａの各々はデータ・バス３０のアドレス線の組３
０ａと３０ｂからのアドレス信号、プログラム・バス３
４のアドレス線３４ａからのアドレス信号及びＤＭＡバ
ス３８のアドレス線３８ａからのアドレス信号を受ける
ために接続されている。第５図に示されるメモリー・ポ
ート３２ａは主として複数機能を行なう。何故ならばそ
れはその人力のところで前記アドレス線を受は入れアド
レス線の選ばれた１つをそれに関連するメモリー１６．
１８、または２０のデコーダー３３にコントローラ１４
からの信号に応答して接続するからである。

第５図はコントローラ１４のなかのメモリー・アービト
レーション・ロジック２０６の一部の論理的図式であり
それはポー）３２ａと３２ｄの１つの対を制御し、例で
示せば、第５図に示されるポート３２ａと３２ｄはＲＡ
Ｍ１６と関連する。

以上において記載したように、単一メモリ−・アドレス
空間がマイクロコンピュータ１０によってコンピュータ
ＩＯのなかのメモリー１６．１８、及び２０のすべてに
対して利用されまたマイクロコンピュータ１０に対して
外部であり周辺ポート２４と２６を経て近寄ることので
きるメモリーのアドレスを含む。マイクロコンピュータ
１０のメモリー・アドレス空間は１６Ｍワード（２２４
ワード、バス３０．３４、及び３８のなかのアドレス線
の各組のうえに運ばれる２４ビットによる）。

この単一のメモリー空間を使って、表３は本発明の好ま
しい実施例に従うマイクロコンピュータＩＯのメモリー
地図を示す。

′：Ｓ　へ （’）　　　（！、　　　Ｃ＋−１，ｂロロー凱 ロローロ へロロー〇 ＠　０　ロ　ト　ω 製 上述のように、Ｉｌｏとメモリーを地図にしたレジスタ
ーについて述べるメモリー・アドレス空間は周辺ボート
２６に向けられている（周辺ポートは、以下に論じるよ
うに、周辺バス２８を通ってアドレス指定できるレジス
ターで、ＤＭＡコントローラ２２のなかのもの、タイマ
ー４０、シーリャル・ボート４２及びフォーマット変換
器４４を含む）、一方外部メモリ−・アクセスは一般に
周辺ポート２４を経て取り扱われる。

メモリー・アービトレーション・ロジック２０６のなか
にデコーダー１２０ａから１２０ｄまであり、アドレス
線３０ａ、３０ｂ、及び３８ａの組のうちの関連する１
つはそのなかのアドレス線の充分の線をデコードして、
関連するアドレス線のうえに指定されたアドレス値はそ
れによって制御されるメモリー１６．１８、及び２０の
与えられた１つに対する範囲のなかの１つの値である。

例を示す目的として、第５図に示すボート３２ａの１つ
がＲＡＭ１６と関連すると想定しよう。よって、第５図
のボート３’２ａは８０１０００ｈ　と８０１３ＦＦｈ
のあいだにあるアドレス線３０ａ、３０ｂ、３４ａまた
は３８ａの組の１つのうえのアドレス値に応答すべきで
ある。勿論、この技術で普通の技術の人は１２０ａから
１２０ｄまでのデコーダーをアドレス線の最も意味が小
さいｌＯビットの“かまわない”値を利用するようなや
り方で設計することができるであろう。デコーダー１２
０の各々の出力は、それに接続したアドレス線が８０１
０００ｈと８０１３ＦＦｈのあいだにある場合には第５
図の図示例のなかでロジック“１”である。デコーダー
１２０ａから１２０ｄまでのからの出力線はそれぞれ！
、＋３０Ａ。

Ｍ３０Ｂ、Ｍ３４Ａ、及びＭ３８Ａであり、ＲＡＭ１６
と関連するアドレスとメモリー・アドレス空間とのあい
だの嵌合があるかないかを表示している。

以上に記載したように、コントローラ１４の時計ゼネレ
ーター２００は２つの時計信号ＱｌとＱ２を発生し、そ
れらはボー）３２ａの制御に利用される。以上に述べた
如く、マイクロコンピュータ１０のシステム時計は線Ｃ
ＬＫＩＮのうえの時針信号に相当する。時計信号Ｑ１は
システム時計の第１の１／４サイクルのあいだ“１″で
あり、時計信号Ｑ２はシステム時計の第３の１／４サイ
クルのあいだ′ｌ”である。第５図に示すメモリー・ア
ービトレーション・ロジック２０６はこれら２つの時計
信号ＱｌとＱ２をアドレス線３０ａと３０ｂの組のうえ
のアドレス信号を相互に時間マルティプレクスするため
に使用する。第５図の信号Ｍ３０ＡはＡＮＤゲート１２
２ａの第１の人力に接続され、−古時計信号Ｑ１はＡＮ
Ｄゲート１２２ａの第２の人力に接続される。ＡＮＤゲ
ー）１２２ａの出力はよって、データ・バス３０のアド
レス線３０ａのうえに提供されるアドレスがシステムの
時計の第１の１／４サイクルのあいだＲＡＭ１６（図示
の例で）のメモリー空間のなかにあるときだけ“１″で
ある。ＡＮＤゲートの出力はボート３２ａに接続されて
、５ＥＬ３０Ａと名付けられる。ボー）３２ａは“１”
論理状態にある線５ＥＬ３０Ａに応じてＲＡＭ１６のデ
コーダー３３に適用のためデータ・バス３０のアドレス
線３０ａを選ぶことに使用できる。逆に、線５ＥＬ３０
ＢはＡＮＤゲート１２２ｂの出力に接続され、それはデ
コーダー１２０ｂと時計信号Ｑ２の論理的ＡＮＤを行な
う。ボー）３２ａはよってシステム時計の第３の１／４
サイクルのあいだ８０１０００ｈと８０１３ＦＦｈのあ
いだにアドレスの値があるときＲＡＭ１６のデコーダー
３３に適用のためアドレス線３０ｂのみを選ぶ。よって
、この記載と第５図から１、データ・バス３０のアドレ
ス線３０ａと３０ｂの組は与えられたサイクル中同じメ
モリー１６．１８、または２０　（または外部メモリー
）に向けられることに対して決して争いを起こすことは
できないことは明らかである。争いがないのは第５図に
示されるようにコントローラ１４によって行なわれるサ
イクルのなかの２つのアドレスのタイム・マルティプレ
キシングのためである。アドレス線３０ａと３０ｂの組
のうえのアドレスは、プログラム・バス３４とＤＭＡバ
ス３８のなかのアドレス線に対して最も高い優先権を持
っていることは明らかであろう。何故ならばバス３４と
３８のうえのアドレス値の値はコントローラ１４による
線５ＥＬ３０Ａと５ＥＬ３０Ｂのうえの“１”論理状態
の発生になかに考慮されていないからである。

そのような優先権制御はプログラム・バス３４のアドレ
ス線３４ａ及びＤ　Ｍ　Ａバス３８のアドレス線３８Ｈ
に対してコントローラ１４によって可能となる。人力の
ところでプログラム・バス３４のアドレス線３４ａを受
けるデコーダー１２２Ｃはデコーダー１２２３及び１２
２ｂと同じようにｇｏｉｏｏｏｈと８０１３ＦＦｈのあ
いだにあるアドレス値に応答して線Ｍ　３４　Ａのうえ
に“ｌ”論理状態を発生する。線Ｍ３４ＡはＡＮＤゲー
ト１２４ａと１２４ｂの各々の１つの入力に接続され、
それはその３つの人力の論理のＡＮＤに相当するその出
力のところに信号を発生する。ＡＮＤゲート１２４ａの
第２の入力は時計信号Ｑ１に接続され、またＡＮＤゲー
ト１２４ａの第３の逆の入力は線Ｍ３ＯＡに接続され、
よってＡＮＤゲート１２４ａの出力は、もしデータ・バ
ス３０のアドレス線３０ａのアドレス値がＲＡＭ１６メ
モリ一位置に相当しないならばまた唯そのときだけ、シ
ステム時計の第１の１／４サイクルのあいだＲＡＭ１６
（この例で）のなかの位置に相当する論理状態“１″の
ところにある。この論理状態“１”は、プログラム・バ
ス３４のアドレス線３４ａｌｙ＜ＯＲゲート１２６を経
てＲＡＭ１６への適用に対して選ばれるべきであること
を示して線５ＥＬ３４のうえのポート３２ａに適用され
る。アドレス線３４ａをボート３２ａによってＲＡＭ１
６に適用することは、線Ｍ３０Ｂが低い限り、（即ちア
ドレス線３０ｂのうえのアドレスがＲＡＭ１６に対する
メモリー空間の外にあるメモリー位置に対応する）同じ
ようにＡＮＤゲート１２４ｂによって可能となる。

ＤＭＡバス３８のアドレス線３８ａをポート３２ａを選
ぶことは線５ＥＬ３８のうえの論理状態“１”によって
可能になる。線５ＥＬ３４のうえの論理状態ビ°のよう
に、線５ＥＬ３８の論理状態“１″はデコーダー１２０
６　　（これはその出力に線Ｍ３８Ａを持ち、それは線
３８Ｈのアドレス値がＲＡＭ１６のアドレス空間のなか
にあるとき論理状態“１”を持つ）　、ＡＮＤゲート１
２８ａ及び１２８　ｂ、及びＯＲゲート１３０によって
発生させられる。しかしながら、ＡＮＤゲート１２８ａ
と１２８ｂは各々第４の逆にした人力を持ち、これはデ
コーダー１２００の出力から線Ｍ３４Ａに接続される。

よってＤＭＡバス３８のアドレス線３８ａを選ぶことは
プログラム・バス３４のアドレス線３４ａよりもより低
くさえある優先権を持つことになる。何故ならば、ライ
ン５ＥＬ３８のうえに“１”の状態を発生するために、
データ・バス３０のアドレス線３０ａ　（または３０ｂ
１どの１／４サイクルが現時点であるかによる）及びア
ドレス線３４ａのうえのアドレス値の両方はＲＡＭ１６
（この例で）のなかのメモリー位置に対応してはならな
いからである。

第５図に示すように、ボート３２ｄは同じように対応す
るメモリー（この例ではＲＡＭ１６）に接続のためデー
タ・バス３０．３４または３８の正しいデータ線を選ぶ
線５ＥＬ１６　（即ち線５ＥＬ３０ＡＳＳＥＬ３０ＢＳ
ＳＥＬ３４、及び５ＥＬ３８）によって可能になる。デ
ータ線３０ｄはデータ・バス３０のデータ線３０ａとア
ドレス線３０ｂの両方によってアクセスされるので、線
５ＥＬ３０Ａと５ＥＬ３０Ｂはデータ・バス３０のデー
タ線３０ａの選択の目的のためＯＲを行なわれる。ボー
ト３２ａと３２ｄはアドレス線３０ａ。

３４ｂ、３４ａまたは３８ａのいずれもが相当するメモ
リーのアドレス空間のなかにないとき各々３つの状態に
あることに注目すべきである。これは関連するメモリー
が選ばれていないときのデータ線３０ｄ：３４ｄ、また
は３８ｄと干渉する場合を除外する。

第１図と第４図に示すように、コントローラ１４のなか
のメモリー・アービトレーション・ロジック２０６は線
ＳＥＬ　１８と５ＥＬ２０を経てそれぞれメモリー１８
と２０のポート３２ａと３２ｄへの選ばれた出力を創り
出す。それに加えて、メモリー・アービトレーション・
ロジック２０６は線５ＥＬ２４と５ＥＬ２６を経て第５
図について以上において記載したのと同様のやり方で周
辺ボート２４と２６に対する選ばれた出力を与える。

周辺のポート２４と２６のなかには、第３図のマルティ
プレクサ１００．１０２．１０６及び１０Ｂが前記アド
レス線３０ａ、３０ｂ、及び３８ａのうえのアドレス値
によって、同じ優先権計画に基づいて可能とされる。

種々のメモリー装置に対する読み取りと書き込みの制御
は、第４図に示すように、コントローラ１４の制御論理
２０２のなかのシーケンシャル・ロジック２０２ｂから
のコントロール出力のあるものによって達成される。コ
ントローラ１４によって行なわれる他の制御機能のよう
に、この機能はコントローラ１４によって受けられデコ
ードされる命令コードに応答して起こる。

さて、第５ａ図を参照して、一連のメモリー・アクセス
のタイミングと優先権を与えることが本発明の平行アク
セスと二重アクセスの特徴を図示するため示されている
。第５ａ図の一番上の線は、以下に記載との相関を容易
にするためサイクルにナンバーを付けて、線ＣＬＫＩＮ
のうえのシステム時計信号の操作を図示する。時計信号
Ｑ１とＱ２は以上に記載したように図示されており、時
計信号Ｑｌはシステム時計期間の第１の１／４サイクル
のあいだ活動し、時計Ｑ２はシステム時計則間第３の１
／４サイクルのあいだ活動する。明白さのため、第５ａ
図に示す例はすべて種々のメモリーへの読みアクセスで
ある。ＲＡＭ１６と１８への読みアクセス及び外部メモ
リーへの読みアクセスは優先権が与えられ関係するデー
タ線の値で書くことに応答するメモリーだけを一堵に第
５ａ図に示す読みアクセスと同じ方法で許される。

第５ａ図に示されるシステム時計ＣＬＫＩＮの第一サイ
クルのあいだ、アドレス線３０ａはアドレス値Ｊ、を持
っており、これはＲＡＭ１６のなかのメモリー位置に相
当する。同じように、アドレス線３０ｂはアドレス値Ｊ
１を運び、これはＲＯＭ２０のなかのアドレス値に相当
する。活動する時計信号Ｑｌに応答して、ＲＡＭ１６は
データ・バス３０のデータ線３０ｄのうえのメモリー位
置１１の内容を提供する。システム時計ＣＬＫＩＮの第
３の１／４サイクルで活動する時計信号Ｑ２に応答して
、ＲＯＭ２０はデータ・バス３０のデータ線３０ｄのう
えのメモリー位置Ｊ１の内容を提供する。勿論、アドレ
ス線３０ａと３０ｂは違ったメモリーを指すので、それ
らのあいだに争いはない。

第５ａ図に示されるシステム時計ＣＬＫＩＮの第１のサ
イクルのあいだにはまたプログラム・バス３４のアドレ
ス線３４ａはアドレス値に、を持ち、これはまたＲＯＭ
２０のなかのメモリー位置に相当する。データ・バス３
０のアドレス線３０ｂはプログラム・バス３４のアドレ
ス線３４ａに勝る優先権を持っているので、ＲＯＭ２０
はアドレス線３４ａに応答しない。何故ならば、アドレ
ス線３０ｂはＲＯＭ３０へのアクセスが許されているか
らである。よって、プログラム・バス３４のデータ線３
４ｄは高いインピーダンスの状態に止まる。何故ならば
、他のメモリーはアドレス値に１によってアクセスされ
ないからである。またＲＡＭ１６はその代りアドレス線
３０ａと３０ｂによってアクセスされるからである。同
じようにして第１のサイクル中、ＤＭＡバス３８のアド
レス線３８ａはアドレス値１１を持っており、これはＲ
ＡＭ１６のなかのメモリー位置に相当する。アドレス線
３８ａはデータ・バス３０のアドレス線３０ａよりも低
い優先権を持つので、ＤＭＡハス３８のデータ線３８ｄ
はまた高いインピーダンスの状態にある。バス３０．３
４、及び３８のうちの２つによる単一メモリー装置の試
みられるアクセスにおいて争いが起きているので、コン
トローラ１４は制御論理２０２を経て、より低い優先権
のバスの希望するメモリー・アドレスをして提示される
ことを続けさせるであろう。その結果メモリーへのアク
セスが許されるや否やプログラムの実行はアクセスを否
定されているバス３４または３８の１つに対する同じ点
から再び始まるであろう。

第５ａ図に示す第２のサイクルでは、アドレス線３０ａ
と３０ｂはそれぞれアドレス値１２とｊ２をＲＡＭ１８
に提供する、よってデータ線３０ｄには第１のサイクル
においてと同じように時計信号ＱｌとＱ２に応答するメ
モリー位置１２とｊ２の内容が提供される。共にＲＡＭ
１６を参照してアドレス線３０ａと３０ｂのために争い
は起きない。

何故ならばアドレス線３０ａと３０ｂの別々の組が第５
図に対して記載されたようにコントローラ１４の操作に
よってシステム時計の期間にＲＡＭ１６に提供されるよ
う制御されているからである。

プログラム・バス３４のアドレス線３４ａはＲＯＭ２０
のなかのメモリー位置に相当するアドレス（直に１を運
ぶことを続ける。何故ならば、アドレス線３０ａと３０
ｂはＲＡＭ１６にアクセスをしているので、プログラム
・バス３４は次いでＲＯＭ２０へのアクセスを許され、
また時計信号Ｑ１に応答して、ＲＯＭ２０のなかのメモ
リー位置に１の内容はプログラム・バス３４のデータ線
３４ｄのうえに提供される。また第５ａ図に示す第２の
サイクルのあいだ、ＤＭＡバス３８のアドレス線３８ａ
はＲＡＭ１６のなかのメモリー位置に相当するアドレス
値１１を持ち続ける。データ・バス３０もプログラム・
バス３４もＲＡＭ１６へのアクセスを許されていないの
で、ＲＡＭ１６は、時計信号Ｑ１に応答して、ＤＭＡバ
ス３８のデータ線３８ｄのうえにあるメモリー位置１□
の内容を提供スる。マイクロコンピュータ１０は、本発
明によって構築されて、３つの異なるメモリー位置で同
時起きているものへの３つの平行なアクセスを持つこと
ができる。データ・バス３０のアドレス線３０ａと３０
ｂの組をサイクル内でマルチイブレックスすることを考
慮に入れると、単一システム時間サイクル内に４つのメ
モリー・アクセスの可能性が行なわれることができる。

第５ａ図に示されるシステム時計ＣＬＫＩＨの第３のサ
イクルはデータ・バス３０のアドレス線３０ａがＤＭＡ
バス３８のアドレス線３８ａに勝る優先権を取ることの
効果を示す。時計信号Ｑ１は活動的になるので、両方の
アドレス線３０ａと３８ａはＲＡＭ１８（それぞれ値は
１３と１２）ノアドレス空間のなかのアドレス値を選ん
でいる。

よって、データ・バス３０はＤＭババス８より勝ってＲ
ＡＭ１８へのアクセスを許され、データ・バス３０のデ
ータ線３０ａはメモリー位置ｉ３の内容を提示され、一
方ＤＭバス３８のデータ線３８ｄは高いインピーダンス
の状態に行く。しかしながら、時計信号Ｑｌが活動する
と、ＤＭＡのアドレス線３８ａはＲＡＭ１８にアクセス
が許される。何故ならば、データ・バス３０のアドレス
線３０ａは時計信号Ｑ１に応答するときだけアクセスを
許されるからである。アドレス線３０ｂはＲＡＭ１６の
なかのメモリー位置に相当するアドレスＭＪ３を持って
いるので、アドレス線３８ａはＲＡＭ１８にアクセスし
、その結果データ線３８ｄは時計信号Ｑ２に応答するＲ
ＡＭ１８のメモリー位置１２の内容を提供される。

第５ａ図に示される第４サイクルでは、アドレス線３４
ａはアドレス値に３を運んでおり、これはＲＡＭ１８の
なかのメモリー位置に相当する。

同じようにして、アドレス線３８ａはアドレス値ｉ３を
持っておりこれはまたＲＡＭ１８のなかのメモリー位置
に相当する。上記のように、プログラム・バス３４はＤ
ＭＡバス３８よりうえの優先権を与えられる。よって、
時計信号Ｑ１に応答して、プログラム・バス３４のデー
タ線３４ａはＲＡＭ１８のメモリー位置に３の内容が提
供され、一方ＤＭバス３８のデータ線３８ｄはその高い
インピーダンスの状態にある。第５ａ図のなかに示す第
５番目のサイクルは外部メモリーが外部メモリーのなか
のメモリー位置に相当するアドレス値に５を持って、ア
ドレス線３４ａによってアクセスされることができるこ
とを示している。ＤＭＡバス３８とデータ・バス３０は
プログラム・バスによっての外部メモリーのアクセスと
共に活動状態にある。以上に述べたように、外部メモリ
ー・アクセスは周辺ポート２４を通って起きるであろう
。以下に記載するように、Ｄ　Ｍ　Ａ　ｔ”作のあいだ
、周辺ポート２６は能力を奪われる。

それに加えて、アドレスとデータの情報のソース、及び
データの行先で前記バス３０．３４、及び３８によって
追求されるものは第５図と第５ａ図に関しての以上の記
載では指定されていないことを注目すべきである。上記
の通りに、しかしながら、コントローラ１４のそのデコ
ードすること及び命令コードを実行することで主な機能
の１つは２つの機能的ブロック（例えば周辺ポート２４
とＣＰＵ１２）が同じバス（例えば、データ・バス３０
）の制御をすることを試みることがないようにマイクロ
コンピュータ１０の種々の機能的ブロックの制御をする
ことである。そのようなバス制御とメモリー１６．１８
、及び２０（または外部メモリー）から離れたバスの終
りのところでのアービトレーションはこの技術では周知
であるやり方でコントローラ１４によって行なわれ、ま
たそれは多くの般用及び特殊用途のマイクロプロセッサ
−とマイクロコンピュータで現在入手できるものにおい
て行なわれている。

よって以上の記載から、メモリー利用の種々の組み合わ
せがマイクロコンピュータ１０の単一アドレス空間内で
行なわれることが明白である。これは種々のメモリー本
体の各々の３つのバス３０．３４及び３８の各々によっ
てアクセスできることによって可能である。よって、コ
ントローラ１４はプログラム・バス３４を通って命令コ
ードにアドレスを指定しまたそれを受ける一方、そのよ
うなアドレスはデータ・バス３０を使ってｃＰＵ１２に
よってアクセスできるデータ・メモリーと一緒にＲＡＭ
１６のなかに存在することができる。この組織は、よっ
て、この操作を行なうのにＲＡＭ１６のなかに仕切りを
要求することなくプログラムとメモリーの両方として単
一メモリーを使用することによりマイクロコンピュータ
１０に対してフォノ・ノイマン適用を可能にする。しか
しながらマイクロコンピュータＩＯはまたプログラム・
メモリーを例えばＲＯＭ２０のなかに貯えることにより
またデータ・メモリーをＲＡＭ１６のなかに貯えること
によりマイクロコンピュータｌＯの二重特徴の故にバー
バード構成で利用されることがまだできる。二重アクセ
スの特徴は同じメモリーに対してさえデータ・バス３０
によって使われる時間マルチイブレックスした特徴の故
に単一のシステム時計サイクルのなかに２つのアクセス
を許す。これは同じ物理的メモリー空間がデータとプロ
グラムのメモリーに対して使用されることを許し、一方
依然として２つの別々のメモリーの性能上の利点を達成
する。２つの形態に形成することができる外に、マイク
ロコンピュータ１０は動的再形成できるので、ある仕事
はフォノ・ノイマンのやり方で行ないある他の仕事はバ
ーバードのやり方で行なわれることができる。よって本
発明に従って構成されたマイクロコンピュータ１０はユ
ーザにマイクロコンピュータｌＯを希望する適用に基づ
いて最も適した使用をすることを許す。

第６図を参照して、ＤＭＡコントローラ２２の構成と操
作が記載されるであろう。よく知られているように直接
メモリー・オペレーションは記憶されたデータのブロッ
クを１つのメモリーから次のメモリーに中央処理装置（
例えばＣＰＵ１２）の介入なしに移すことで便利である
。ここに記載のマイクロコンピュータ１０に対して直接
メモリー・アクセスはまたデータのブロックを外部メモ
リーとオン・チップ・メモリー１６と１８のあいだに動
かすのに便利である。第１図と第６図に示されるように
、ＤＭＡコントローラ２２はＤＭＡバス３８にまた周辺
バス２８に、ＤＭＡバス２８のうえのデータの通信と周
辺バスから制御とソース／目的地アドレス情報を受ける
ために、接続されている。

周辺バス２８はアドレス線２８ａとデータ線２８ｄを含
み、それらはアドレス情報とデータ情報をそれぞれこれ
までに論じたデータ・バス３０、プログラム・バス３４
、及びＤＭＡバス３８と同じやり方で運んでいる。第１
図に返って、周辺バス２８のアドレス線２８ａとデータ
線２８ｄは直接接続されており、またよって周辺ポート
２６の出力のところでそれぞれ線ｌ１０Ａｎとｌ１０Ｄ
、。

に相当する。よって、アドレスを提供するためまたはデ
ータを周辺バス２８からまたは周辺バス２８の方に通信
するためには、希望のアドレスは周辺ポート２６によっ
て奉仕されるアドレスに相当するマイクロコンピュータ
１０のメモリー・アドレス空間のなかの値に相当しなけ
ればならない。ＤＭＡコントローラのなかのメモリーの
地図としたレジスターは以下に記載されるが、それは表
３に述べたようによってメモリー・アドレス空間ｇｏｏ
ｏｏｏｈから８０ＯＦＦＦｈまでのなかにある。

ＤＭＡコントローラ２２はコントロール・レジスター３
００、トランスファ・カウンタ・レジスター３０２、目
的地アドレス・レジスター３０４及びソース・アドレス
・レジスター３０６を含み、その各々は周辺バス２８の
アドレス線２８ａとデータ線２８ｄに接続され、その各
々はマイクロコンピュータＩＯのメモリー・アドレス空
間の特異なアドレス位置に割り付けられる。ＤＭＡコン
トローラ２２はデータ・レジスター３０８を含み、これ
はＤＭＡバス３８のデータ線３８ｄに接続され、ＤＭＡ
バスのアドレス線３８ａは目的地アドレス・レジスター
３０４とソース・アドレス・レジスター３０６に接続さ
れる。制御論理３１０はコントロール・レジスター３０
０に接続されその結果そのなかのビットの内容はＤＭＡ
コントローラ２２の制御を行なうであろう。制御論理３
１０は線ＤＥＣＲのうえのカウンタ・レジスター３０２
を移す信号を発生しまた線ゼロのうえの転送カウンタ・
レジスター３０２から発信を受ける。制御論理３１０は
線″ロードとＩＮＣ／ＤＥＣＲのうえの目的地アドレス
・レジスター３０４とソース・レジスター３０６に信号
を与え、制御論理はさらに線ＷＲＩＴＥとＳ　Ｔ　ＯＰ
、　Ｅのうえのデータ・レジスター３０８に信号を与え
る。希望するメモリー書き込み／読み取り操作を行なう
ために、制御論理３１０はコントローラ１４に接続され
る読み取り／書き込み信号を発生し、その結果コントロ
ーラ１４はコントローラ１４によるメモリー・アクセス
に関して以上に論じたようなコントロール信号をメモリ
ー１６．１８、及び２０に、また周辺ポート２４と２６
に発生することができる。

コントロール・レジスター３００はロビントのアドレス
を指定できるレジスターであり、それはＤＭＡコントロ
ーラ２２を形成するため書き込まれ、コントロール・レ
ジスター３００の内容は第７図に示され、また以下によ
り詳細に記載される。

転送カウンタ・レジスター３０２は２４ビットのアドレ
ス指定できるレジスターで、またそれはＤＭＡ操作のな
かで転送されるべきメモリー位置の数を周辺バスから負
荷として与えられるべきである。転送カウンタ・レジス
ター３０２は線ＤＥｃＲのうえのパルスによって段階的
に減らされ、また線ＺＥＲＯのうえの制御論理３１０に
その内容がゼロに等しいとき信号を送る。ソース・アド
レス・レジスター３０６と目的地アドレス・レジスター
３０４は２４ビットレジスターにアドレスを指定するこ
とができ、それはデータが転送されねばならないところ
からのメモリー・アドレス及びそこに向けたメモリー・
アドレスをそれぞれ記憶する。ソース・アドレス・レジ
スター３０６の内容と目的地アドレス・レジスター３０
４は始めは周辺バス２８のデータ線２８ｄの２４時間最
も少ない意義のあるビットからロードされ、コントロー
ル・レジスター３００の内容によっては、ソース・アド
レス・レジスター３０６と目的地アドレス・レジスター
３０４は制御論理３１０から線■ＮＣ／ＤＥＣＲのうえ
のパルスに応じて増加されまたは減少される。データ・
レジスター３０８はＤＭＡバス３８のデータ線３８ａか
らのデータを緩衝するための一時的しシスターであり、
データ線３８ｄのうえの価は線ＷＲＩＴＥのうえの信号
に応答してデータ・レジスター３０８のなかにロードさ
れ、またデータ・レジスター３０８の内容は線５ＴＯＲ
Ｅのうえの信号に応答してデータ線３８ｄに提供される
。

さて第７図を参照して、コントロール・レジスター３０
０の内容がそれによって制御される操作に関して詳細に
記載されるであろう。コントロール・レジスター３００
は２つの開始ビット３００ａと３００ｂを含み、これら
はＤ　Ｍ　Ａ　ｔｆｉ作の開始と停止を制御する。一般
的に以上で記載されたように、ＤＭＡ１作を制御するこ
とは有用である。この制御によってＤＭＡの操作はその
なかの種々の点で、内容を失なうことなくまたＤ　Ｍ　
Ａ　ｍ作の再始動のとき必然的に繰り返される必要のあ
る読みまたは書きを行なうことなく停止できる。よって
、５ＴＡＲＴＩ：”ット３００　ａ／ｂはマイクロ・コ
ンピュータの使用者によって選ばれる始動と停止の条件
を示すため２ビット・コードを下表４によって含む。

表　　　４ ビット　３００　　ａ／ｂ 始動／停止条件 転送をアボートする、読みに 再セット 現在の読みまたは書きの完了 のとき停止 現在の転送完了のとき停止 （即ち次の書き込みのあと） 現在の条件から再始動 ビット３００ｃと３００ｄは読みだけのビット（マイク
ロコンピュータｌＯに関して）であり、それをＤＭＡコ
ントローラ２２は行なわれるＤＭＡ操作の状態で書く。

表５はコントロール・レジスター３００のビット３００
Ｃと３００ｄのなかに含まれることのできる種々のコー
ドによって示される状態を示す。

表　　　５ ビット　３００　　ｃ／ｄ　　　　　　　　　　　　　
　現　　　　　　　　　　状ＱＱ　　　　　　ＤＭＡは
書き込みと読み取りのあいだに１呆持されている Ｑ　Ｉ　　　　　　ＤＭＡは読み取りと書き込みのあい
だに保持されている １　１　　　　　　ＤＭＡは忙しい 状態１０は定義されていない。第８図に関して以下に図
示されるように、ビット３００　ｃ／ｄコントロール・
レジスター３００の現状はマイクロコンピュータ１０の
残りの部分によって読むことができるばかりでなくＤＭ
Ａ操作のコントロール・フローのなかでまた使用される
であろう。

ソースＩＮＣ／ＤＥＣビット３００１と３００ｆは、セ
ットされるとき、ソース・アドレス・レジスター３０６
の内容がＤＭＡ読み取りを終ったときそれぞれ増加させ
られるべきか減少させられるべきかを示す。もしｒＮｃ
／ＤＥＣビット３００１と３０Ｏｆが両方ともセットさ
れるかまたは両方とも再セットされるとき、ソース・ア
ドレス・レジスター３０６の内容はＤＭＡ読み取りのあ
と修飾されないであろう。目的地ＩＮＣ／ＤＥＣピッと
３００ｇと３００ｈはＤＭＡ書き込み修了後目的地アド
レス・レジスター３０４の修飾を同じように制御する。

Ｓｙｃビット３００１と３００　ｊはＤＭＡコントロー
ラを輸送されたデータのソースまたは目的地のいずれか
と同期化の形状を許す。Ｄ　Ｍ　Ａ　ｔＭ作の割り込み
同期化はＤ　Ｍ　Ａ　操作が外部ソースからのデータを
受けるまたは伝達することはＣＰＵ１２、ＤＭＡコント
ローラ２２、及び外部ソースのあいだで異なる速度で操
作しているのであるが争いなしに行なわれるように制御
されることを許す。上記のように、割り込み同期化は専
用のＤＭＡ割り込みピンによってよりも寧ろシステム割
り込み（内的または外的に正当化される）に対して起こ
り、よって外部端子の数を少なくする。それに加えて、
Ｄ　Ｍ　Ａ　操作を制御するためにシステム割り込みを
使うことは必要ならばＣＰＵとＤＭＡ割り込み線を正し
く正当化するために外部装置とマイクロコンピュータと
関連するデコードする回路のあいだに接続される複数の
割り込み線を要求するより寧ろ外部装置とマイクロコン
ピュータ１０のあいだの単一の割り込み接続だけをまた
要求する。

表６はＤＭＡコントローラ２２によって、ビット３００
１と３００Ｊの状態に従って、行なうことのできる同期
モードの表である。

表　　　６ ビット　３００　　ｉ／Ｊ 割り込み同期化 割り込み同期化なし ソースの同期化、ＭＤＡ読み は割り込みに、できるだけ書 き込み 目的地同期化、できるときＭ ＤＡ読み取り、書き込みは割 り込みに ソートと目的地の同期化、Ｄ ＭＡ読み切りは割り込みに、 書き込みは次の割り込みに。

コントロール・レジスター３００のＴＣビット３００に
の状態は制御論理３１０にＤＭＡ転送が前辺て決められ
た転送カウンタ・レジスターのなかに記憶されている数
のサイクルに対して起きるかどうかを示す。ＴＣピッｌ
−３００Ｋが“１”の状態にセットされるとき、ＤＭＡ
転送は転送カウンタ・レジスター３０２がゼロに達した
とき終らせられ、また“０パの状態に再セットされると
き、ＴＣビット３００にはＤＭＡ転送が転送カウンタ・
レジスター３０２の内容によって制御されていない（即
ち転送は転送カウンタ・レジスター３０２がゼロに達し
たとき林らせられない）。

ＴＣＩＮＴビット３００βは、゛ビ′の状態にセットさ
れるとき、内部の割り込みが制御論理２５０　（即ち内
部割り込みが割り込み可能レジスター２５２と２５３の
ビットＤＩＮＴによって可能にされる）に、転送カウン
タ・レジスター３０２がゼロになるとき、割り込むため
に発生されるべきであることを制御論理３１０に示す。

再セフ）されるときは、そのような割り込みは正当化さ
れない。

制御論理３１０はコントローラ１４と通信しその結果Ｄ
ＭＡコントローラ２２はマイクロコンピュータ１０の残
りと共に一貫して操作する。第８図を参照して、制御論
理３１０は準備ロジック３２０と操作ロジック３３０を
含むものとして図示される。準備ロジック３２０は線３
１２を通ってコントローラ１４と通信し、それを準備ロ
ジック３２０はＤＭＡ転送の終りのところの内部割り込
み信号として正当化し、また線３２２を通ってコントロ
ーラ１４と通信し、そのとき準備ロジック３２０は、以
上において記載したようにＤＭＡの目的のために可能と
される割り込みロジック２５０によって受けられている
割り込みに応答して割り込みロジック２５０から受けた
可能とした割り込み信号を受ける。準備ロジック３２０
はコントローラ１４から線３１６のうえの再セツト信号
をさらに受ける。ＤＭＡコントローラの残余に関しては
、準備ロジック３２０ＴＣレジスター３０２から線ゼロ
を受け、またバス３１７を経てコントロール・レジスタ
ー３００と通信する。準備ロジック３２０はまた線ＲＥ
ＡＤＹのうえに出力を持ちそれはこの出力をＤＭＡ１作
ロジック３３０に提供して、ＤＭＡ転送が始まることを
示し、また線ＩＮＴのうえに出力を持ち、それによって
準備ロジック３２０は、線３２２によって示されるよう
に可能にした割り込みが受けられたことを通信する。

操作ロジック３３０はＤＭＡ転送中要求される時にＤＭ
Ａコントローラ２２及びＤＭＡバス３８ａと３８ｄのあ
いだの通信を制御する機能を行なう。

操作ロジック３３０は二方向でバス３１７を通ってコン
トロール・レジスター３００に接続されている。線ＬＯ
ＡＤとＩＮＣ／ＤＥＣＲは操作ロジック３３０から信号
をソース・レジスター３０６と目的地レジスター３０４
に出す。線ＤＥＣＲは操作ロジック３３０をＴＣレジス
ター３０２に接続する。データ・レジスター３０８の制
御は操作ロジック３３０によって線ＷＲＩＴＥと５ＴＯ
ＲＥを通って達成される。これらの線の操作は以下に図
９ａと９ｂを参照して記載されるであろう。

以上に述べたように、ＤＭＡコントローラ２２の制御の
もとに行なわれるＤ　Ｍ　Ａ　操作には割り込みと同期
化を行なうことができる。またコントローラ１４に関し
て以上に述べたように、内部で発生した割り込みはその
なかの割り込みロジック２５０によって受けられ取り扱
われる。割り込みロジック２５０がＤＭＡ割り込み可能
レジスター２５３によって可能にされるがＣＰＵの割り
込み可能レジスター２５２のなかの相当するビットによ
って可能となる割り込みを受ける場合は、コントローラ
１４４は終３２２を通って準備ロジック３２０に信号を
出す。準備ロジック３２０は同じことを操作ロジック３
３０に線ＩＮＴを経て通信する。操作ロジック３３０は
さらにボート２４と２６から線３２６のうえに信号をさ
らに受けて、メモリーまたはアクセスされている入力／
出力装置が忙しいことを示す。

操作では、転送カウンタ・レジスター３０２、目的地ア
ドレス・レジスター３０４、及びソース・レジスター３
０６が始め希望する始めの条件を負荷としてかけられる
。これらのレジスター３０２．３０４、及び３０６の各
々はマイクロコンピュータ１０によって実行される通常
のメモリー書き込み命令を使って周辺バス２８のアドレ
ス線２８ａによってアドレスを指定することができる。

第６図で暗黙のうちに分ることであるがレジスター３０
２．３０４と３０６の各々に対しアドレスが指定された
とき前記レジスター３０２．３０４及び３０６に負荷を
かけることを制御するためのデユーディング・ロジック
がある。コントロール・レジスター３００はまたそのメ
モリー位置にアドレスを指定することによって負荷をか
けられることができ、それによって希望通りにＤ　Ｍ　
Ａコントローラを構成する。

さて第９ａ図と第９ｂ図を参照して、ＤＭＡコントロー
ラ２２の操作が記載されるであろう。コントロール・ロ
ジック３１０内での準備ロジック３２０と操作ロジック
３３０の詳細な構造は簡単なためここでは記載されない
が、しかし第９ａ図と第９ｂ図の流れを参考にして以下
に記載される機能を達成するのに要求されるような組み
合わせロジックから成り立つ。そのなかに含まれる実際
のロジックはこの技術で普通の技術を持つ人によって容
易に作られることができるようなロジックである。

ＤＭＡ転送の操作は第８図の線３１６によって明確にな
るハードウェア再セットから始めてここに記載されるで
あろう。ステップ８００によって示されるように、値０
０は再セットのときコントロール・レジスター３００の
現状ビット３００ｃ／ｄのなかに書き込まれる。ＤＭＡ
転送の開始をするために準備ロジック３２０は第９ａ図
の開始を調べる。上記のように、もしビット３００　ａ
／ｂの値ＩＩがユーザーがＤＭＡ転送を現在の条件から
始めることを望むことを示すならば、ＤＭＡコントロー
ラ２２は転送で進行する。もしビット３００　ａ／ｂの
なかの値が１０であるなら（ステップ８０４）、ＤＭＡ
転送が書き込みの完了後始めて停止されるべきであるこ
とを示して、現状ピッ）３００ｃ／ｄの内容はステップ
、８０６で調べられるであろう。もし開始ビット３００
ａ／ｂが００または０１コードを含むならば、ＤＭＡ転
送は続かないであろう。表４に示されるように、００開
始コードはＤＭＡ転送の無条件停止を示し、また０１コ
ードはＤＭＡ転送が現在の操作くそのような操作は流れ
のなかでこの点ではまだ始まっていない）のあと停止す
べきであることを示す。

もし転送が始まるべきでないならば、準備ロジック３２
０はループして開始ビット３００ａ／ｂの内容を繰り返
し調べてそのなかへの異なったコードの書き込みを発見
する。もしビット３００ａ／ｂがＯｌの値をステップ８
０４で含むならばステップ８０６はＤＭＡ転送が読み取
りと書き込みのあいだにある（即ち、もし現在ピッ）　
３００　ｃ／ｄが値０１を含むならば）かどうかを決定
するために行なわれる。

第８ａ図に示すステップ８６８では、コントロール・レ
ジスター３００のＴＣビット３００Ｋが調べられてＴＣ
レジスター３０２の内容がＤＭＡを制御しているかどう
かを決める。もしＴＣピッ）３００Ｋが０を含むならば
、転送はＴＣレジスター３０２の内容にかかわらず進行
するであろう。

もしＴＣピッ、ト３００Ｋが１を含んでＤＭＡはＴＣレ
ジスター３０２の内容がゼロであるとき停止すべきであ
ることを示すならば、第６図と第８図に示す線ＺＥＲＯ
は準備ロジック（ステップ８１ｏ）によって評価され、
もしＴＣレジスター３０２の内容がゼロであることを示
すならば、準備ロジック３２０はＤＭＡと一緒に進行せ
ずステップ３０２に返って開始ピッ）　３００　ａ／ｂ
の内容を再評価し、またＴＣビット３００にとＴＣレジ
スター３０２の内容を再評価する。もしＴＣレジスター
３０２の内容がゼロでないならば、またはもしＴＣレジ
スター３６２がＤＭＡを制御していないならば、転送は
準備ロジック３２０によって線ＲＥΔＤＹを操作ロジッ
ク３３０を明確にして継続するであろう。

ステップ８１２での操作ロジック３３０は現状ビｙ　）
　３００　ｃ　／　ｄの内容を評価して読み取りまたは
書き込みが操作ロジック３３０によってセットされるべ
きかどうかを決定する。表５に示すように、コート川ｌ
を含む現状ピッ）　３００　ｃ／ｄはＤＭＡが進行中で
あることを示し、操作ロジック３３０はよっていずれの
条件も再セットすることなしにＤＭＡ転送を無条件に継
続するであろう。

もし現状ビット３００　ｃ／ｄのなかのコードが１１で
ないならば、ステップ８１４が転送が書き込みと読み取
りのあいだにある（即ち、新しいＤＭＡ転送の始めのと
ころにある）かまたはＲＭＡ転送のなかの読み取りと書
き込みのあいだにあるかどうかを決定する。この再セッ
トの条件から進行する例では、現状ピッ）　３００　ｃ
／ｄの内容はステップ８００からの値００を含み、また
よって読み取り操作が起きるであろう（ステップ８１６
）。

ステップ８１８では、操作ロジック３３０は準備ロジッ
ク３１０から線ＩＮＴを評価して可能とした割り込みが
受けられているかどうかを決定する。もしそのような割
り込みが受けられていたなら、操作は第９ｂ図の点Ａの
ところに進み、そこからのＤ　Ｍ　Ａの操作は以下に論
じられるであろう。

もし割り込みが受けられていないならば、操作ロジック
３３０はコントロール・レジスター３００のＳＹＣピッ
）３００ｉ／ｊを評価して割り込み同期化が望まれてい
るかどうか（即ち割り込みは受けられていないので、割
り込みが継続する必要があるかどうか）が決定されなけ
ればならない。

ステップ８２０は始め転送が読み取りまたは書き込み操
作よりまえであるかどうかを決定するために行なわれる
。もし書き込み操作のまえであるならば、またもしＳＹ
Ｃビットが目的地同期化もソースと目的地の同期化も明
確にされていないならば、（ビット３００ｉ／ｊは１０
でも１１でもない）ＤＭＡ操作は点Ａから進行する。

当面の例に返って、ＤＭＡ転送は再セットから始まって
いるので、転送は読み取り操作に先立つ点にある。ＳＹ
Ｃビット３００ｉ／ｊがこのようにステップ８２４のな
かの操作ロジック３３０によって評価されて、ソース同
期化またはソースと目的地の同期化が希望れているかど
うかを決定する（即ち５ＹｎＣビット３００ｉ／ｊが０
１または１１である）。もしどちらかが要求されて割り
込みは起こっていないならば、操作の制御は第９ａ図の
点Ｂまで行き、そこで開始ピッ）３００ａ／ｂはステッ
プ８２６で評価されてアボートが呼び求められているか
どうかを決定する。もしそうであれば、ＤＭＡ操作は再
びステップ８００から始まり、現状ピッ）３００ｃ／ｄ
の内容を再セットする。もしアボートが求められていな
いならば、現状ビット３００ｃ／ｄはビジー・コード（
１１、表５より）が負荷として加えられ、また操作は再
びステップ８０２から始まる。コード１１を現状ビット
３００　ｃ／ｄに負荷とすることは操作が進行すること
を許しく開始ビット３００ａ／ｂをステップ８０２及び
その続きのなかで評価のあと）、ステップ８１４．８１
６及び８１７で読み取りと書き込みを再セットすること
はない。実質的には、もしソース同期化が希望されまた
割り込みが起こらないならば、操作の制御はループを貫
通し、割り込みを受けたとき（ステップ８１８）転送の
完了に脱出するかまたはアボート・コードを受けて（ス
テップ８２６）再セットの条件に脱出する。

割り込みが受は入れられているかまたは割り込みが受は
入れられていないとして同期化が要求されていない第９
ｂ図の点Ａから始めて、ステップ８３０は転送が読み取
りまたは書き込みよりまえであるかどうかを決定する。

読み取りが始めに行なわねばならない再セットから始め
る例では、ＤＭＡ操作ロジック３３０は線ＬＯＡＤの信
号をソース・レジスター３０６のうえにその内容をおい
てそれをしてその内容をＤＭＡバス３８のアドレス線３
８ａのうえに置くようにさせ、操作ロジッ６り３３０は
またそのような制御信号のＤＭＡ操作に対する（例えば
、ポート２４を経て）必要なソースの位置に明確化を行
なうようにし、読み取り操作を行なう。もし外部のメモ
リーがアドレス指定されつつあるならば、一般にアクセ
スを完了するために複数の時計サイクルを要求し、“ビ
ジー”信号が適当なポート２４または２６から線３２６
のうえの操作ロジック３３０によって受けられて、アド
レスを指定したソース位置にアクセスが進行しているこ
とを示す。そのような“ビジー”信号は例えば第３図の
ポート２４によって受けられるＲＤＹ−信号の共範から
発生させられる。ＲＡＭ１８のような内部メモリーはＤ
ＭＡ転送のなかでアクセスされることがまたできる。尤
もアクセスは上記のように機械サイクルのなかで起こり
、ＤＭＡ転送のなかで“ビジー”時間を最小にするであ
ろう。メモリーが“ビジー”である限り（ステップ８３
４）、操作ロジック３３０は開始ビット３００は開始ピ
ッ）３００ａ／ｂを調べてアボート・コード００（ステ
ップ８３６）を探す。もし受けていないならば、ＤＭＡ
“ビジー′″のコード１１をコントロール・レジスター
３００（ステップ８３８）の現状ピッ）　３００　ｃ／
ｄのなかに置く。このループはアクセス・メモリーから
の“ビジー”信号が除かれて、メモリー・アクセスが完
了したことを示すまで繰り返して行なわれる。もしアボ
ート・コードがこのループのあいだ開始ビット３００ａ
／ｂによって受は入れられるならば、ＤＭＡ操作は無条
件にアボートし制御を第９ａ図のステップ８００に移す
。

メモリー・アクセスを完了したとき、この場合読み取り
であるが、操作ロジック３３０はデータ・レジスター３
０８に線５ＴＯＲＥを明確にし、その結果、データライ
ン３８ｄのうえのロジックの状態はデータ・レジスター
３０８のなかに負荷として加えられるであろう（ステッ
プ８４４）。

もしアボート・コード００が開始ビット３００ａ／ｂの
なかにないならば（ステップ８４６）、コードＯ１が操
作ロジック３３０によってコントロール・レジスター３
００の現状ビット３００　ｃ／ｄのなかに荷重として加
えられ、ＤＭＡ転送は今や読み取りと書き込みの操作の
あいだにあることを示す。

一度読み取りが完了すると、準備ロジック３２０は再び
ステップ８０２で開始ビット３００　ａ／ｂを分析して
そのなかにあるコードを決定する。表４に示されるよう
に、開始コード１１はＤＭＡ操作を無条件で続けるであ
ろう。もし開始ビット３００ａ／ｂがコードＯ１を含み
、ＤＭＡＦ作が現在の操作の林るところで停止されねば
ならない（即ち読み取り操作が丁度終った時点）ことを
示すときは、準備ロジック３２０はステップ８０２と８
０４のループに入って開始ビット３００ａ／ｂの内容を
変更されるまで調べる。ここで記載の例では、もし開始
ビット３００ａ／ｂがコード１０（ＤＭＡ転送が現在の
書き込み操作が終るところでアボートされねばならない
ことを示す）を含むならば、現状ビット３００　ｃ／ｄ
はステップ８４８からコード０１を含むので、操作はス
テップ８０８と共に続くであろう。ＴＣレジスターの内
容は読み取りを行なうことで変えられないから、準備ロ
ジックは、ステップ８０８または８１０、そのときの状
況によるが、を完了したあと操作ロジック３３０に対し
て線ＲＥＡＤＹを明確にするであろう。

現状ビット３００　ｃ／ｄはステップ８１２と８１４で
コード０１を含むので、操作ロジック３３０は書き込み
操作に対して設定されるであろう（ステップ８１７）。

プログラム・ループ、これによって割り込みが発見され
るかまたは発見されるかまた割り込みが必要でないこと
が決定されるが、はステップ８１８．８２０、及び８２
２において読み取り操作に対して上記のように行なわれ
、その結果書き込み操作は目的地同期化またはソースと
目的地の同期化のいずれかが望まれているとき割り込み
を待った状態に保持される。

−度すべての必要な割り込みが受けられると制御は再び
第９ｂ図の点Ａで始まる。書き込み操作では、操作ロジ
ック３３０は目的地レジスター３０４がＤＭＡバス３８
のアドレス線３８Ｈのうえにステップ８５０の線ＬＯＡ
Ｄを通ってその内容を置き、また同じようにデータ・レ
ジスター３６８をしてその内容をステップ８５２の線Ｗ
ＲＩＴＥを通ってＤ　Ｍ　Ａバス３８のデータ線３８ｄ
のうえに置かせる。書き込み操作を行なう必要な制御信
号をまたこのとき明確にされる。操作ロジック３３０は
このときまた、ステップ８５４で線ＤＥＣＲをＴＣレジ
スター３０２に明確にしてＴＣレジスター３０２をして
その内容を段階的に減少させる。操作ロジック３３０は
そこで、読み取りの場合と同じように、ステップ８３４
．８３６及び８３８のメモリー・　６ビジー　・ループ
にメモリーが最早“ビジー”でないかまたは操作がアボ
ートされるのいずれかまで入る。データ・レジスター３
０８のなかに記憶されまた目的地位置に書き込まれたソ
ースの位置からデータ読み取りのＤＭＡ転送はそこで完
了する。操作ロジック３３０はそこでステップ８５６に
あって目的地レジスター３０４の内容及びソース・レジ
スター３０８の内容をして線ＩＮＣ／ＤＥＣＲを経て、
コントロール・レジスター３００のなかで３００βから
３００ｈまでのビットによって示されるように段階的に
増大させるか減少させる。

メモリーに書き込み操作を完了したあと、準備すみロジ
ック３２０はコントロール・レジスター３００のＴＣＩ
ＮＴビット３００βを評価して割り込みがライン３１２
のうえの準備すみロジック３２０によって正当化される
かどうか、ＤＭＡ転送されるべきデータ・ブロックが完
全であるかどうか（即ちＴＣレジスター３０２がゼロに
あるかどうか）が決定される。割り込みがそのように正
常化されないならば、制御はステップ８００の再セット
の状態に帰る。もし割り込みがそのように正当化される
ならば（ステップ８５８によって示されるように）、Ｔ
Ｃレジスターからの線ゼロが評価され、もしそれがＴＣ
レジスター３０２の内容がゼロであり（ステップ８６０
）、準備すみロジック３２０がステップ８６２でライン
３１２のうえの割り込みに正当するならば、再セットの
状態に進む。もしＴＣレジスター３０２の内容がゼロで
ないならば、制御はステップ８００で再セットの状態に
行き次のＤＭＡ転送操作を始める。

さて第１Ｏ図を参照して、マイクロコンピュータｌＯと
外部メモリーを取り入れた簡単なシステムが図示されて
いる。メモリー４００と４０２は第３図に示すようにポ
ート２４によって制御されるデータ線Ｄｎとアドレス線
Ａｎから成り立つバスに接続される。制御バスＣｎは制
御信号（例えばＲＤＹ−ＨＯＬＤ−ＨＯＬＡ−５ＴＲＢ
、及びＲ／Ｗ−）をメモリー４００と４０２をまた第３
図に示すようにポート２４か制御するための接続するこ
とに奉仕する。メモリー４００と４０２がポート２４に
そのように接続されまたマイクロコンピュータＩＯのア
ドレス空間のなかメモリーの地図とされているので、上
記のＤＭＡ転送は外部メモリー４００と４０２から、よ
り、またはかとよりの両方で起きる可能性がある。勿論
、内部メモリー、例えばＲＡＭｌ６と１８はまた、相当
するソースまたは目的地を外部メモＩＪ−４００と４０
２のなかまたはマイクロコンピュータ１０のなかの内部
メモリーのなかにして、ＤＭＡ転送（実にＲＯＭ２０は
ソースとして奉仕する）に対するソースまたは目的の位
置として働くことができる。再び第１Ｏ図を参照して、
メモＩＪ　−４００はマイクロコンピュータｌＯへのＩ
ＩＮＴＩ（Ｄうえの信号を与えるとして示されている。

よってメモＩＪ　−４００は上記ＤＭＡ同期化の目的の
ための割り込みを正当とすることができる。このとき相
当するビットが割り込み可能レジスター２５２と２５３
のなかにセットされ（またセットされない）ことを個定
しまた希望する同期化が制御レジスター３００の同期ピ
ッ）３００ｉ／ｊのなかにセットされることを（に定し
ている。同じようにして、メモリー４０２は線ＩＮＴＯ
をマイクロコンピュータ１０にそれを、もし希望なら、
ＤＮＡＦ作と共に同期化するよう駆動することができる
。

第１図と第３図から、他の外部のメモリーはポート２６
を通ってマイクロコンピュータ１０に接続できること、
またそのような他の外部メモリーはまたソース、目的地
、または両者としてＤＭＡコントローラ２２０制御のち
とに上記のようにＤＭＡ転送に対して奉仕することは勿
論明白である。

この記載から明らかであるようにＤＭＡコントローラ２
２はこのようにして一連のメモリー位置の内容を始めの
ソース・アドレスで始まるメモリー・ブロックから目的
地あどれすで始まるメモリー・ブロックのなかの一連の
メモリー位置に移送することに使用できる。この操作は
ここに記載したようにＣＰＵ１２の介入を要求せずまた
ＤＭＡバス３８はＤＭＡ目的に別のアドレスとデータ・
パッチを与えるので、そのようなり　Ｍ　Ａ　操作がマ
イクロ・コンピュータＩＯの普通の操作のなかでプログ
ラム及びデータ・アクセスと同時に起きることができる
。

複数個の開始ビット３００　ａ／ｂを使用することはＤ
ＭＡ同期化作の制御の増大する水準を与えることは以上
の記載からさらに明らかである筈である。

マイクロ・コンピュータ１０は操作全体く例えばステッ
プ８０２．８２６．８３６及び８４６）を通じ種々のと
ころでＤ　Ｍ　Ａ　’７９作をアボートすることができ
る。しかしながら、ＤＭＡを現在の操作（開始コードＯ
ｆ）の終りのところでアボートする選択は読み取りサイ
クルの、−度それが始まったとき、完了を許して、ＤＭ
Ａ転送が書き込みと直接−緒にまた読み取りサイクルを
繰り返すことなく再び始まることを許す。それに加えて
完全な読み取り／書き込み転送の完成を許す開始コード
を与えることによってさらに融通性が与えられ、もし唯
完全なアボートが与えられるならば繰り返す操作の必要
をさらに最小にする。

マイクロ・コンピュータの残りは、コントロール・レジ
スター３００がマイクロ・コンピュータ１０のアドレス
空間のなかにメモリーの地図をとされているので、周辺
バス２８を通って現状ビット３００　ｃ／ｄのなかにＤ
ＭＡコントローラ２２によって書かれて現状情報を読み
取ることができることはさらに明白である筈である。そ
れに加えて、ＤＭＡ１作をソースと目的地のメモリーの
いずれかまたは両者と同期化するためのシステム割り込
みの使用はＤＭＡ同期化の操作のためにマイクロ・コン
ピュータの専用の割り込み端子に対する必要をなくする
。

本発明がその好ましい実施例を参照してここに詳細に記
載されたが、この記載は唯例としてであり、また眼定す
る意味で解釈すべきではないことも理解すべきである。

本発明の実施例の詳細に数多くの変更、本発明の追加の
実施例はこの記載を参考として持っているこの技術にお
いて普通の技（山を持つ人々にとって明白であるそのよ
うな人によってなされることができることをさらに理解
すべきである。そのような変更と追加の実施例は特許請
求の範囲に記載の本発明の精神と真の範囲のなかにある
と考えられる。

以上の記載に関連して、以下の各項を開示する。

１、　マイクロコンピュータにおいて、該マイクロコン
ピュータは下記のユニット： データ処理命令を実行する中央処理装置、前記中央処理
装置に接続した母線、 少なくとも２ビットの開始コードをストアする前記中央
処理装置に接続される直接メモＩＪ　＋・アクセス方式
制御レジスター、及び 前記母線と前記直接メモリー・アクセス制御レジスター
に接続される直接メモリー・アクセス制御器を含み、該
直接メモリー・アクセス制御器は前記母線からそのうえ
にソース記憶アドレス信号を置きまたそれからデータを
受けることによってデータを読み込み、またそのうえに
目的メモリー・アドレス信号を置きまたそれにデータを
提示することによって前記母線にデータを書き込むため
のものであり、前記読み取りと書き込みは直接メモリー
・アクセス転送を構成し、前記直接メモリー・アクセス
方式制御器は前記開始コードの第１の値に応じた前記直
接メモリー・アクセス方式転送を開始し、前記開始コー
ドの第２の値に応じて前記直接メモリー・アクセス転送
をアボートし、また前記開始コードの第３の値に応じて
前記書き込みが完了したとき前記直接メモリー・アクセ
ス方式転送をアボートすることを特徴とするマイクロ・
コンピュータ。

２、特許請求の範囲第１項に記載のマイ・クロ・コンピ
ュータにおいて前記ＤＭＡコントローラは前記開始コー
ドの第４番目の値に応答して現在の読み取りまたは書き
込み段階の完了のとき前記ＤＭＡｆｆ１送をアボートす
ることを特徴とするマイクロ・コンピュータ。

３、特許請求の範囲第１項に記載のマイクロ・コンピュ
ータにおいて、前記ＤＭＡコントロール・レジスターは
それにかかる現状コードを前記ＤＭＡコントローラによ
って記憶するためのものであり、前記現状コードはＤＭ
Ａ転送の現状が前記コントローラによって行なわれてい
ることを示すものであることを特徴とするマイクロコン
ピュータ。

４、特許請求の範囲第３項に記載のマイクロコンピュー
タにおいて、前記現状コードの第１の値は前記ＤＭＡコ
ントローラが前記バスからデータを読むことを完了した
ことを示すことを特徴とするマイクロコンピュータ。

５、特許請求の範囲第４項に記載のマイクロコンピュー
タにおいて、前記現状コードの第２の値は前記ＤＭＡコ
ントローラがデータを前記）くスに書き込むことを完了
したことを特徴とするマイクロコンピュータ。

６、特許請求の範囲第１項に記載のマイクロコンピュー
タにおいて、前記バスに接続したメモリーをさらに含み
、前記メモリーは前記バスのうえにアドレス信号によっ
てアドレス指定できまた前記メモリーではデータを前記
バスに及び前記バスから通信することを特徴とするマイ
クロコンピュータ。

７、特許請求の範囲第６項に記載のマイクロコンピュー
タにおいて、アドレス信号をそれに接続した外部メモリ
ーに、またデータをそれに接続した外部メモリーに及び
外部メモリーから通信するため前記バスに接続した周辺
ボートをさらに含むことを特徴とするマイクロコンピュ
ータ。

８、特許請求の範囲第１項に記載のマイクロコンピュー
タにおいて、それに接続された外部メモリーにアドレス
信号を、また外部メモリーにデータを、及び外部メモリ
ーからデータを通信するため前記バスに接続した周辺ボ
ートをさらに含むことを特徴とするマイクロコンビ二一
夕。

９、データ処理システムにおいて、該システムは、メモ
リー 前記メモリーに接続した外部バス、及びマイクロコンピ
ュータを含み、該マイクロコンピュータは データ処理命令を行なうための中央処理装置、前記中央
処理装置に接続される内部バス、前記内部バスと前記外
部バスとのあいだに、それらのあいだのアドレス信号と
データ信号を通信するため、接続されるメモリー・ボー
ト、少なくとも２ビットの開始コードを記憶するため前
記中央処理装置に接続されるＤＭＡコントロール・レジ
スター、及び 前記内部バスにまた前記ＤＭＡコントロール・レジスタ
ーに接続され、そのうえにソース・メモリー・アドレス
を置きそれからデータを受けることにより前記内部バス
からデータを読み取るためのもの、及びそのうえに目的
地メモリー・アドレス信号を置きまたそれにデータを提
供することにより前記内部バスにデータを書き込むため
のものであるＤ　Ｍ　Ａコントローラを含み、前記の読
み取りと書き込みはＤＭＡ転送を構成し、前記ＤＭＡコ
ントローラは前記開始コードの第１の値に応答して前記
ＤＭＡ転送を開始し、前記開始コードの第２の値に応答
して前記Ｄ　Ｍ　Ａ転送をアボートし、また前記開始コ
ードの第３の値に応答して前記書き込みが完成したとき
前記ＤＭＡ転送をアボートし、 前記メモリーは前記ＤＭＡコントローラによってアドレ
ス指定ができることを特徴とするデータ処理システム。

１０、特許請求の範囲第９項に記載のシステムにおいて
、前記ＤＭＡコントローラは前記開始コードの第４の値
に応答して現在の読みまたは書く段階を完了したとき前
記ＤＭＡ転送をアボートすることを特徴とするデータ処
理システム。

１１、　特許請求の範囲第９項に記載のシステムにおい
て、ｎ記ＤＭＡコントロール・レジスターはさらに前記
ＤＭＡコントローラによってそれに書き込まれた現状コ
ードを記憶するためのものであり前現状コードはＤＭＡ
転送の現状は前記Ｄ　Ｍ　Ａコントローラによって行な
われていることを示すことを特徴とするデータ処理シス
テム。

１２、特許請求の範囲第１１項に記載のシステムにおい
て、前記現状コードの第１の値は前記ＤＭＡコントロー
ラはデータを前記バスに書き込むことを完了したことを
示すことを特徴とするシステム。

１３、特許請求の範囲第１２項に記載のマイクロ・コン
ビ二一夕において、前記現状コードの第２の値は前記Ｄ
ＭＡコントローラは前記バスにデータ、の書き込みを完
了したことを示すことを特徴とするマイクロコンピュー
タ。

１４、特許請求の範囲第９項に記載のシステムにおいて
、前記マイクロコンピュータはさらに前記内部バスに接
続される内部メモリーを持ち、前記内部メモリーは前記
内部バスのうえのアドレス信号によってアドレス指定が
できることを特徴とするシステム。

１５、　特許請求の範囲第９項に記載のシステムにおい
て、該システムは、 前記メモリーと前記マイクロコンピュータのあいだに前
記メモリーから前記マイクロコンピュータへ割り込み信
号を通信するため接続される割り込み線を含み、 前記マイクロコンビ二一夕、 ＣＰＵ割り込み可能コードを記憶するため前記中央処理
装置に接続される中央処理装置割り込み可能レジスター
、及び 前記中央処理装置に接続され、ＤＭＡ割り込み可能コー
ドを記憶するためのＤＭＡ割り込み可能レジスターを含
み、 前記ＤＭＡコントロール・レジスターはさらに同期化コ
ードを記憶のためのものであり、また 前記ＤＭＡコントローラは前記ＤＭＡ割り込み可能コー
ドによって可能にされるが前記ＣＰＵ割り込み可能コー
ドによっては可能にされない前記メモリーから前記割り
込み線のうえの割り込み信号を待っている前記ＤＭＡコ
ントロール・レジスターのなかの前記同期化コードの第
１の値に応答して前記ＤＭＡ転送を中止することを特徴
とするシステム。

１６、特許請求の範囲第１５項に記載のシステムにおい
て、前記ＤＭＡコントローラは前記ＤＭＡ割り込み可能
コードによって可能とされるが前記ＣＰＵ割り込み可能
コードによって可能にされない前記メモリーから前記割
り込み線のうえの割り込み信号を待っている前記ＤＭＡ
転送を前記同期コードの前記第１の値に応答して読み取
りと書き込みのあいだに中止し、また前記ＤＭＡ割り込
み可能コードによって可能とさせられるが前記ＣＰＵ割
り込み可能コードによって可能とされない前記メモリー
からの前記割り込み線上の割り込み信号を侍っている前
記ＤＭＡ転送を前記同期化コードの第２の値に応答して
書き込みと読み取りのあいだに中止することを特徴とす
るデータ処理システム。

１７、特許請求の範囲第１６項に記載のシステムにおい
て、前記ＤＭＡコントローラは前記ＤＭＡ割り込み可能
コードによって可能とされるが前記ＣＰＵ割り込み可能
コードによって可能とならない前記メモリーから前記割
り込み線のうえの割り込み信号を待っている前記ＤＭＡ
転送を前記同期化の第３の値に応答して読み取りと書き
込みのあいだ及び書き込みと読み取りのあいだの両者に
おいて中断することを特徴とするデータ処理システム。

１８、マイクロコンピュータにおいて、該マイクロコン
ピュータは、 データ処理命令を実行する中央処理装置、前記中央処理
装置に接続した内部バス、前記中央処置装置に接続され
前記マイクロコンピュータへの割り込み信号を受けるた
めの割り込み端子、 前記中央処理装置に接続されＣＰＵ割り込み可能コード
を記憶するためのＣＰＵ割り込み可能レジスター、 前記中央処理装置に接続されＤＭＡ割り込み可能コード
を記憶するためのＤＭＡ割り込み可能レジスター 同期化コードを記憶するためのＤＭＡコントロール・レ
ジスター、及び 前記内部バスと前記ＤＭＡコントロール・レジスターに
接続され、そのうえにソース・メモリー・アドレス信号
を置きまたそれからデータを受けることにより前記内部
バスからのデータを読み取るため、及びそのうえに目的
地メモリー・アドレス信号を置きまたそれにデータを提
供することによって前記内部バスにデータを書き込むた
めのＤＭＡコントローラを含み、前記読み取りと前記書
き込みはＤＭＡ転送を構成し、前記ＤＭＡコントローラ
は前記ＤＭＡ割り込み可能コードによって可能とされる
が前記ＣＰＵ割り込み可能コードによっては可能とされ
ない前記割り込み端子のところで割り込み信号を待って
いるＵ記ＤＭＡコントロール・レジスターのなかで前記
同期化コードの第１の値に応答して前記ＤＭＡ転送を中
心することを特徴とするマイクロコンピュータ。

１９、特許請求の範囲第１８項に記載のマイクロコンピ
ュータにおいて、前記ＤＭＡコントローラは前記ＤＭＡ
割り込み可能コードによって可能とされ前記ＣＰＵ割り
込み可能ケーブルによっては可能とされない前記割り込
み端子のところで割り込み信号を待っている前記ＤＭＡ
転送を前記同期化コードの前記第２の値に応答して読み
取りと書き込みのあいだに中止することを特徴とするマ
イクロコンビ二一夕。

２、特許請求の範囲第１９項に記載のマイクロコンピュ
ータにおいて、前記ＤＭＡコントローラは前記ＤＭＡ割
り込み可能コードによって可能とされるが前記ＣＰＵ割
り込み可能コードによって可能とされない前記割り込み
ターミナルのところで割り込み信号を待っている前記Ｄ
ＭＡ転送を前記同期化の第３の値に応答して読み取りと
書き込みのあいだ及び書き込みと読み取りのあいだに中
心することを特徴とするマイクロコンピュータ。

２、特許請求の範囲第１８項に記載のマイクロコンピュ
ータにおいて、前記ＤＭＡコントロール・レジスターは
さらに少なくとも２個のビットの開始コードを記憶する
ためのものであり、また 前記ＤＭＡコントローラは前記ＤＭＡ転送を前記開始コ
ードの第１の値に応答して開始し、前記開始コードの第
２の値に応答して前記ＤＭＡ転送をアボートし、また前
記開始コードの第３の値に応答して前記書き込みの完成
のとき前記ＤＭＡ転送をアボートすることを特徴とする
マイクロコンピュータ。

２、特許請求の範囲第２１項に記載のマイクロコンピュ
ータにおいて、前記ＤＭＡコントローラは現在の読み取
りまたは書き込みの段階を前記現状コードの第４の値に
応答して完了したとき前記ＤＭＡ転送をアボートするこ
とを特徴とするマイクロコンピュータ。

２、特許請求の範囲第２１項に記載のマイクロコンピュ
ータにおいて、前記ＤＭＡコントロール・レジスターは
さらに前記ＤＭＡコントローラによってそれに書き込ま
れた現状コードを記憶するためのものであり、前記現状
コードはＤＭＡ転送の現状が前記ＤＭＡコントローラに
よって行なわれることを示すことを特徴とするマイクロ
コンピュータ。

２、特許請求の範囲第２３項に記載のマイクロコンピュ
ータにおいて、前記現状コードの第１の値は前記ＤＭＡ
コントローラが前記内部バスからデータの読み取りを完
了したことを示すことを特徴とするマイクロコンピュー
タ。

２、特許請求の範囲第２４項に記載のマイクロコンピュ
ータにおいて、前記現状コードの第２の値は前記ＤＭＡ
コントローラが前記内部バスにデータの書き込みを完了
したことを示すことを特徴とするマイクロコンピュータ
。

２、特許請求の範囲第２１項に記載のマイクロコンビ二
一夕において、前記内部バスのうえのアドレス信号によ
ってアドレス指定ができまたデータを前記内部バスに向
かって及び前記内部バスから通信する前記内部バスに接
続されるメモリーをさらに含むことを特徴とするマイク
ロコンピュータ。

２、特許請求の範囲第２６項に記載のマイクロコンピュ
ータにおいて、それに接続される外部メモリーへの信号
のアドレス信号、及び外部メモリーへのまた外部メモリ
ーからのデータを通信するため前記内部バスに接続した
周辺ポートをさらに含むことを特徴とするマイクロコン
ピュータ。

２、特許請求の範囲第２１項に記載のマイクロコンピュ
ータにおいて、それに接続される外部メモリーへのアド
レス信号及び外部メモリーへの及び外部メモリーからの
データを通信するため前記内部バスに接続された周辺ボ
ートを含むことを特徴とするマイクロコンピュータ。

２９、ＤＭＡデータとオン・チップＤＭＡコントローラ
を入力／出力装置へのアクセスのためオン・チップ・メ
モリーと、またオン・チップ・ポートと接続するアドレ
ス・バスを設けるマイクロコンピュータが開示されてい
る。ＤＭＡコントローラは２個のスタート・ビットを持
ち、４個のスタート・コードを表現することのできるコ
ントロール・レジスターを含む。４個のスタート・コー
ドは無条件始動とＤＭＡ転送をアボートすることのみな
らず現在の読み取りまたは書き込み操作のあとまたは次
の書き込み操作のあと（即ちデータ・ワード転送の完了
）ＤＭＡを停止することを許す。コントロール・レジス
ターはまたＤＭＡコントローラがＤ　Ｍ　Ａ　操作の現
状を共に書き込む２個の現状ビットを含み、またソース
・モード、目的地モード、またはソースと目的地のモー
ド（または何もない）のなかでＤ　Ｍ　Ａ　ｍ作を同期
化するための２つの同期化ビットを含む。２個の割り込
み可能レジスターはＣＰＵとＤＭＡに対して割り込みを
独立して可能にするためマイクロコンピュータのなかに
設けられている。同期モードのいずれにおいても、ＤＭ
Ａは、ＣＰＵに対しては可能にされないがＤＭＡの目的
には可能になっている割り込みを待っているその操作を
中断する。システム割り込みをＤＭＡ同期化に使用する
ことはマイクロコンピュ〒りに対して専用のＤＭＡ割り
込みを要求しない。

【図面の簡単な説明】

第１図は、ブロックの形での、本発明によって構築され
たマイクロコンピュータの電気的図式図、第２図は、ブ
ロックの形での、第１図のマイクロコンピュータの中央
処理装置の電気的図式図、第２ａ図は、ブロックの形で
の、第２図の中央処理装置のなかに取り入れた補助算術
論理ユニット、 第３図は、ブロックの形での、第１図のマイクロコンピ
ュータの周辺ボートの電気的図式図、第４図は、ブロッ
クの形での、第１図のマイクロコンピュータのコントロ
ーラの電気的図式図、第４ａ図は、第４図に図示したコ
ントローラによって行なわれるパイプライン特徴を図示
するタイミング図、 第４ｂ図は、第１図のマイクロコンピュータの中央処理
装置とＤＭＡコントローラに対する割り込み可能レジス
ターを図示する図、 第５図は、第１図のマイクロコンピュータのなかにある
種々のメモリー実態へのアクセスのアービトレーション
において有用である第４図のコントローラ内にある論理
の概念図の形を取った電気的図式図、 第５ａ図は、第１図のマイクロコンピュータ内で行なわ
れるメモリー・アクセスのタイミング図で、第５図の論
理の操作を図示する図、第６図は、ブロックの形での、
第１図のマイクロコンピュータのＤＭＡコントローラの
電気的図式図、 第７図は、第６図のＤＭＡコントローラのコントロール
・レジスタの内容を図示する図、第８図は、ブロックの
形での、第６図のＤＭＡコントローラのなかの制御論理
の構築の電気的図式図、 第９ａ図と第９ｂ図は、第６図のＤＭＡコントローラの
ＤＭＡＦ作の操作シーケンスを図示するフローチャート
、及び 第１０図は、ブロックの形での、第１図のマイクロコン
ピュータを取り入れたシステムの電気的図式図である。 図において、 １０　−　マイクロコンピュータ、 １２　−−ＣＰ　Ｕ　（中央処理装置）、１４　　　コ
ントローラ、 １６．１８　　　メモリー １６　、、、、−、、、、、ＲＡＭ、　２０　　　・　
ＲＯＭ。 ２４　　　インターフェース・ボート ３０　・−データ・バス、 ３４　　　プログラムバス。 Ｆ／′１ ／θ

Claims (1)

1. 【特許請求の範囲】 マイクロコンピュータにおいて、該マイクロコンピュー
   タは下記のユニット： データ処理命令を実行する中央処理装置、 前記中央処理装置に接続した母線、 少なくとも２ビットの開始コードをストアする前記中央
   処理装置に接続される直接メモリ・アクセス方式制御レ
   ジスーター、及び 前記母線と前記直接メモリ・アクセス制御レジスターに
   接続される直接メモリ・アクセス制御を含み、該直接メ
   モリ・アクセス制御器は前記母線からそのうえにソース
   記憶アドレス信号を置きまたそれからデータを受けるこ
   とによってデータを読み込み、またそのうえに目的メモ
   リ・アドレス信号を置きまたそれにデータを提示するこ
   とによって前記母線にデータを書き込むためのものであ
   り、前記読み取りと書き込みは直接メモリ・アクセス転
   送を構成し、前記直接メモリ・アクセス方式制御器は前
   記開始コードの第１の値に応じた前記直接メモリ・アク
   セス方式転送を開始し、前記開始コードの第２の値に応
   じて前記直接メモリ・アクセス転送をアボートし、また
   前記開始コードの第３の値に応じて前記書き込みが完了
   したとき前記直接メモリ・アクセス方式転送をアボート
   することを特徴とするマイクロ・コンピュータ。