JPH02208977A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、半導体装置、特にパワーＭＯ８ＦＥＴに関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to a semiconductor device, particularly a power MO8FET.
（従来の技術）
一般にパワーＭＯ８ＦＥＴは、多数個のセルＦＥＴの並
列接続で構成され、その大部分が負荷電流供給用の第１
のＭＯＳＦＥＴとして構成され、他の残りのいくつかが
負荷電流モニター用の第２のＭＯＳＦＥＴとして構成さ
れている。第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴと
はゲート同士及びドレイン同士が共通接続され、共通ゲ
ートにゲート駆動回路が接続され、共通ドレインに負荷
が接続されて第２のＭＯＳＦＥＴには負荷電流に比例し
たモニター用電流が流れるようになっている。(Prior art) Generally, a power MO8FET is composed of a large number of cell FETs connected in parallel, most of which are connected to the first cell FET for supplying load current.
The remaining MOSFETs are configured as second MOSFETs for monitoring the load current. The gates and drains of the first MOSFET and the second MOSFET are commonly connected, a gate drive circuit is connected to the common gate, a load is connected to the common drain, and the second MOSFET has a current proportional to the load current. Monitoring current is now flowing.
そして、従来のパワーＭＯ８ＦＥＴでは、このモニター
用電流を検出する手段として、第２のＭＯＳＦＥＴのソ
ースに電流検出用抵抗が接続され、この電流検出用抵抗
の両端に生じた電圧が所定電圧以上になったときを検出
し、その検出信号をゲート駆動回路へフィードバックし
て負荷電流を制御するようになっていた。In the conventional power MO8FET, as a means for detecting this monitoring current, a current detection resistor is connected to the source of the second MOSFET, and when the voltage generated across the current detection resistor exceeds a predetermined voltage. The load current is controlled by detecting when the current is high and feeding back the detection signal to the gate drive circuit.
（発明が解決しようとする課題）
従来は、モニター用電流を電流検出用抵抗の両端に生じ
る電圧を用いて検出していたため、その電圧が負荷電流
とともにリニアに変化し、高精度に電流検出を行うこと
が難しく、検出信号を高ゲインの増幅器を介してゲート
駆動回路へフィードバックしないとシャープな電流制限
機能を実現することが困難であるという問題があった。(Problem to be Solved by the Invention) Conventionally, the monitor current was detected using the voltage generated across a current detection resistor, so the voltage changes linearly with the load current, making it difficult to detect the current with high accuracy. This is difficult to do, and there is a problem in that it is difficult to realize a sharp current limiting function unless the detection signal is fed back to the gate drive circuit via a high gain amplifier.
そこで、この発明は、負荷電流モニター用の第２のＭＯ
ＳＦＥＴのソースに定電流源手段を接続し、モニター用
電流が所定の定電流を超えたときを高精度でシャープに
検出して負荷電流を精度よく制限することのできる半導
体装置を提供することを目的とする。Therefore, the present invention provides a second MO for monitoring load current.
It is an object of the present invention to provide a semiconductor device which connects a constant current source means to the source of an SFET, sharply detects with high precision when a monitoring current exceeds a predetermined constant current, and can accurately limit a load current. purpose.
［発明の構成］
（課題を解決するための手段）
この発明は上記課題を解決するために、負荷に供給する
第１のドレイン電流が流れる第１のＭＯＳＦＥＴと、該
第１のＭＯＳＦＥＴとゲート同士及びドレイン同士がそ
れぞれ共通接続され前記負荷への電流に比例した第２の
ドレイン電流が流れる第２のＭＯＳＦＥＴと、該第２の
ＭＯＳＦＥＴのソースに接続され前記第２のドレイン電
流が所定の定電流を超えたとき共通ゲート電圧をフィー
ドバック制御して前記負荷への電流を制限するための電
流検出信号を出力する定電流源手段とを有することを要
旨とする。[Structure of the Invention] (Means for Solving the Problems) In order to solve the above problems, the present invention includes a first MOSFET through which a first drain current to be supplied to a load flows, and a gate-to-gate connection between the first MOSFET and the first MOSFET. and a second MOSFET whose drains are commonly connected to each other and through which a second drain current proportional to the current to the load flows; and a second MOSFET connected to the source of the second MOSFET so that the second drain current is a predetermined constant current. The present invention further comprises constant current source means for feedback controlling the common gate voltage and outputting a current detection signal for limiting the current to the load when the common gate voltage exceeds the current.
（作用）
上記構成において、モニター用電流である第２のドレイ
ン電流が、定電流源手段に設定された所定の定電流を超
えたときにフィードバック制御用の電流検出信号が出力
される。したがってモニター用電流が所定値を超えたこ
とが高精度でシャープに検出され、その電流検出信号に
基づいて共通ゲート電圧がフィードバック制御されて負
荷電流が精度よく制限される。(Function) In the above configuration, when the second drain current, which is the monitoring current, exceeds a predetermined constant current set in the constant current source means, a current detection signal for feedback control is output. Therefore, the fact that the monitoring current exceeds a predetermined value is detected sharply and accurately, and the common gate voltage is feedback-controlled based on the current detection signal, thereby accurately limiting the load current.
（実施例） 以下、この発明の実施例を図面に基づいて説明する。(Example) Embodiments of the present invention will be described below based on the drawings.
第１図ないし第４図は、この発明の第１実施例を示す図
である。1 to 4 are diagrams showing a first embodiment of the present invention.
まず、半導体装置としてのパワーＭＯ３ＦＥＴの構成を
説明すると、第１図中、１０はｎチャネルの第１のＭＯ
ＳＦＥＴ、２０は同じくｎチャネルの第２のＭＯＳＦＥ
Ｔであり、第１のＭＯＳＦＥＴＩＯと第２のＭＯＳＦＥ
Ｔ２０とは、ゲート同士及びドレイン同士がそれぞれ共
通に接続されている。そして、共通ゲート１はゲート駆
動回路２へ接続され、共通ドレイン３は負荷抵抗４を介
して電源端子５へ接続されている。First, to explain the configuration of a power MO3FET as a semiconductor device, in FIG. 1, 10 is an n-channel first MO3FET.
SFET, 20 is also the second n-channel MOSFE
T, the first MOSFETIO and the second MOSFETIO
In T20, gates and drains are connected in common. The common gate 1 is connected to a gate drive circuit 2, and the common drain 3 is connected to a power supply terminal 5 via a load resistor 4.
第１のＭＯＳＦＥＴＩＯのソースは低電位端子６へ直接
接続され、第２のＭＯＳＦＥＴ２０のソースは定電流源
手段３０を介して低電位端子６へ接続されている。また
、第２のＭＯＳＦＥＴ２０のソースと定電流源手段３０
との接続点である電流検出信号の出力端子７は演算増幅
器８の一方の入力端子９へ接続され、その他方の入力端
子１１には基準電位°が与えられている。この演算増幅
器８の出力端子１２からの制御信号がゲート駆動回路２
ヘフイードバツクされて負荷電流の電流制限機能が実現
されるようになっている。The source of the first MOSFETIO is directly connected to the low potential terminal 6, and the source of the second MOSFET 20 is connected to the low potential terminal 6 via the constant current source means 30. Further, the source of the second MOSFET 20 and the constant current source means 30
The output terminal 7 of the current detection signal, which is the connection point with the current detection signal, is connected to one input terminal 9 of the operational amplifier 8, and the other input terminal 11 is given a reference potential °. The control signal from the output terminal 12 of this operational amplifier 8 is transmitted to the gate drive circuit 2.
The current limiting function of the load current is realized by feedback back.
パワーＭＯ３ＦＥＴは、一般に１チツプ上に多数個の同
一形状寸法のセルＦＥＴが形成され、その大部分が並列
接続されて第１のＭＯＳＦＥＴ１０が構成され、残りの
１個又は数個が並列接続されて負荷電流モニター用の第
２のＭＯＳＦＥＴ２０が構成されている。そして、定電
流源手段３０を構成する素子も同一チップ上に形成され
てコンパクトなデバイスが実現されている。A power MOSFET generally has a large number of cell FETs of the same shape and size formed on one chip, most of which are connected in parallel to form the first MOSFET 10, and one or more of the remaining ones are connected in parallel. A second MOSFET 20 for load current monitoring is configured. The elements constituting the constant current source means 30 are also formed on the same chip, realizing a compact device.
次いで、第２図及び第３図を用いて、定電流源手段３０
の具体的な第１の構成例及び第２のＭＯＳＦＥＴ２０の
構成例を説明する。この例では、定電流源手段３０は多
結晶ＳｉのＪＦＥＴ３１により構成され、第２のＭＯＳ
ＦＥＴ２０は縦形ＭＯ８ＦＥＴの１セルによる構成され
ている。Next, using FIGS. 2 and 3, the constant current source means 30
A specific example of the first configuration and a specific example of the configuration of the second MOSFET 20 will be described. In this example, the constant current source means 30 is composed of a polycrystalline Si JFET 31, and a second MOS
The FET 20 is composed of one cell of vertical MO8FET.
第２図中、１３は０１基板、１４は第２のＭＯＳＦＥＴ
２０のドレインとして作用するｎ−エピタキシャル層で
あり、ｎ＋基板１３の裏面に共通ドレイン端子３が形成
されている。１５はｐウェル、１６はｐ＋コンタクト領
域、１７はｎ１ソース領域であり、このｎ＋ソース領域
１７とｎ−エピタキシャル層１４との間におけるｐウェ
ル１５上には、ゲート絶縁膜としてのＳ ｉ ０２膜１
８を介してｎ１多結晶Ｓｌからなるゲート電極１９が形
成されている。ゲート電極１９に正のゲート電圧が印加
されるとｐウェル１５の表面にｎ形チャネルが誘起され
て第２のＭＯＳＦＥＴ２０がオンするようになっている
。図示されてないが、第１のＭＯＳＦＥＴｌ０を構成す
る各セルＦＥＴも上記と同様のセルＦＥＴで構成されて
いる。２１は中間絶縁膜、２２ｇはソース電極としての
Ａｎ配線である。In Figure 2, 13 is the 01 substrate, 14 is the second MOSFET
20, and a common drain terminal 3 is formed on the back surface of the n+ substrate 13. 15 is a p-well, 16 is a p+ contact region, and 17 is an n1 source region. On the p-well 15 between the n+ source region 17 and the n- epitaxial layer 14, there is an Si 02 film as a gate insulating film. 1
A gate electrode 19 made of n1 polycrystalline Sl is formed through the gate electrode 8 . When a positive gate voltage is applied to the gate electrode 19, an n-type channel is induced on the surface of the p-well 15, and the second MOSFET 20 is turned on. Although not shown, each cell FET constituting the first MOSFET 10 is also composed of the same cell FET as described above. 21 is an intermediate insulating film, and 22g is an An wiring as a source electrode.
一方、ＪＦＥＴ３１は、５ｉ０２膜１８上に形成された
多結晶Ｓｉ膜２３に作り込まれている。On the other hand, the JFET 31 is built into a polycrystalline Si film 23 formed on the 5i02 film 18.
第３図は、そのＪＦＥＴ３１を上面からみた図であり、
多結晶５ｌｉ１２３には、ｎ”／−ス領域２４、ｎ“
ドレイン領域２５、ｎ−チャネル領域２６及びＰ＋ゲー
ト領域２７がイオン注入等により形成されている。Ｐ＋
ゲート領域２７に与えられた電位により、このＰ＋ゲー
ト領域２７とｎチャネル領域２６との間のｐｎ接合の空
乏層幅が可変されて、ｎ−チャネル領域２６に流れるド
レイン電流が制御されるようになっている。FIG. 3 is a diagram of the JFET31 seen from the top.
The polycrystalline 5li 123 includes an n''/- space region 24, an n''
A drain region 25, an n-channel region 26, and a P+ gate region 27 are formed by ion implantation or the like. P+
The width of the depletion layer of the pn junction between the P+ gate region 27 and the n-channel region 26 is varied by the potential applied to the gate region 27, so that the drain current flowing to the n-channel region 26 is controlled. It has become.
そして、定電流源手段３０としてのこのＪＦＥＴ３１で
は、各領域上の中間絶縁膜２１に、それぞれコンタクト
ホールが開孔され、ソースコンタクト２８ｂとゲートコ
ンタクト２８ｃとがＡｌ配線２２ｂによりショートされ
て低電位端子６に接続されている。この接続によりＰ＋
ゲート領域２７には、常に低電位（ゼロ■）が与えられ
て、ｎ−チャネル領域２６に流れるドレイン電流は、そ
のときの飽和ドレイン電流で所定の定電流となるように
構成されている。ドレインコンタクト２８ａはＡｉ配線
２２ａにより、第２のＭＯＳＦＥＴ２０のｎ＋ソース領
域１７に接続され、このＡｎ配線２２ａに電流検出信号
の出力端子７が接続されている。In this JFET 31 as the constant current source means 30, contact holes are formed in the intermediate insulating film 21 on each region, and the source contact 28b and the gate contact 28c are short-circuited by the Al wiring 22b to form a low potential terminal. 6. This connection allows P+
A low potential (zero) is always applied to the gate region 27, and the drain current flowing through the n-channel region 26 is configured to be a predetermined constant current at the saturation drain current at that time. The drain contact 28a is connected to the n+ source region 17 of the second MOSFET 20 by an Ai wiring 22a, and the output terminal 7 for the current detection signal is connected to this An wiring 22a.
次に、上述のように構成された半導体装置の作用を説明
する。Next, the operation of the semiconductor device configured as described above will be explained.
いま、第１図において、ゲート駆動回路２により共通ゲ
ート１のゲート電圧を上昇させていって第１のＭＯＳＦ
ＥＴＩＯに流れる第１のドレイン電流を増大させ、負荷
電流ＩＬが増加していく場合を考える。Now, in FIG. 1, the gate voltage of the common gate 1 is increased by the gate drive circuit 2, and the first MOSF
Consider a case where the first drain current flowing through ETIO is increased and the load current IL is increased.
このとき、第２のＭＯＳＦＥＴ２０には、セルＦＥＴの
セル数の比で決まる分配比にと負荷電流Ｉしとの積に−
ＩＬの値の第２のドレイン電流が流れる。分配比には、
例えば、第１のＭＯＳＦＥＴＩＯが９９セルで構成され
、第２のＭＯＳＦＥＴが１セルで構成されているとに一
１／１００である。At this time, the second MOSFET 20 has -
A second drain current with a value of IL flows. The distribution ratio is
For example, if the first MOSFETIO is composed of 99 cells and the second MOSFET is composed of 1 cell, the number of cells is 1/100.
一方、定電流源手段３０に設定された定電流値をＩＣと
すると、第２のドレイン電流に−ＩＬが定電流値１０に
達して、これを超えた時点で出力端子７からこれを超え
たことを示す電流検出信号が出力され、演算増幅器８の
一方の入力端子９０電位Ｖｍは低電位から高電位へと移
行し、第４図に示すような特性となる。したがって負荷
電流！Ｌが制限電流を超えたことを高精度でシャープ（
高ゲイン）に検出することができる。On the other hand, assuming that the constant current value set in the constant current source means 30 is IC, the second drain current -IL reaches the constant current value 10, and when it exceeds this value, a signal from the output terminal 7 exceeds this value. A current detection signal indicating this is output, and the potential Vm of one input terminal 90 of the operational amplifier 8 shifts from a low potential to a high potential, resulting in a characteristic as shown in FIG. Hence the load current! Highly accurate and sharp (
high gain).
ここで、定電流源手段３０の定電流値ＩＣは多結晶Ｓｔ
のＪＦＥＴ３１のゲート電圧ゼロＶにおける飽和ドレイ
ン電流ＩＤ５Ｓとなり、次式で与えられる。Here, the constant current value IC of the constant current source means 30 is a polycrystalline St
The saturated drain current ID5S of the JFET 31 at a gate voltage of zero V is given by the following equation.
！ｏ ｓ ｓ −（Ｗ／Ｌ） （１／ρＳ）〔（ｑ
−Ｎｏ −Ｗ２／２４ε）
一φ＋ ｔｌ −（２／３）
（８ε・φｌ ／ｑ−Ｎ、 −Ｗ２ ） ”ｌ ）・
・・（１）
ここで、
Ｗ、Ｌ：ｎ−チャネル領域２６の幅及び長さρＳ：ｎ”
″チャネル領域２６のシート抵抗ｑ：素電荷
Ｎｏ ：ｎ−チャネル領域２６の実効的な不純物ドープ
量
ε：多結晶ＳＬの誘電率
φ１ ：ｐ１ゲート領域２７とｎ−チャネル領域２６と
の間のｐｎ接合のビルトイン電圧上記（１）式で示され
る飽和ドレイン電流ＩＤ５Ｓの値は、ｎ−チャネル領域
２６の不純物ドープ量を調節することにより温度係数を
ゼロにすることができる。これにより温度依存性のない
定電流源手段３０を実現することができる。! o s s - (W/L) (1/ρS) [(q
−No −W2/24ε) 1φ+ tl −(2/3) (8ε・φl /q−N, −W2 ) ”l )・
...(1) Here, W, L: width and length of n-channel region 26 ρS: n''
"Sheet resistance q of channel region 26: Elementary charge No: Effective impurity doping amount ε of n-channel region 26: Dielectric constant φ1 of polycrystalline SL: p1 pn between gate region 27 and n-channel region 26 The value of the saturated drain current ID5S shown by the above equation (1) can be made to have a temperature coefficient of zero by adjusting the amount of impurity doping in the n-channel region 26. This reduces the temperature dependence. It is possible to realize the constant current source means 30 without the need for a constant current source means 30.
そして、このようにして出力端子７から検出された電流
検出信号により演算増幅器８を介してゲート駆動回路２
から与えられる共通ゲート電圧がフィードバック制御さ
れて負荷電流ＩＬが所定の制限値内に精度よく制限され
る。The current detection signal thus detected from the output terminal 7 is then passed through the operational amplifier 8 to the gate drive circuit 2.
The common gate voltage applied from the load current IL is accurately limited within a predetermined limit value by feedback control of the common gate voltage.
第５図には、この発明の第２実施例を示す。なお、第５
図において、前記第１図における機器及び回路素子等と
同一ないし均等のものは、前記と同一符号を以って示し
、重複した説明を省略する。FIG. 5 shows a second embodiment of the invention. In addition, the fifth
In the figure, components that are the same or equivalent to the equipment, circuit elements, etc. in FIG.
定電流源手段３０を構成する前述のＪＦＥＴ３１は、ロ
ーチャネル領域２６の長さしを長くすることにより、第
４図に示すようなシャープな電流検出特性を実現するこ
とができる。この実施例は、このようなシャープな電流
検出特性を有する定電流源手段３０を用いて、単純な回
路構成により負荷電流！Ｌの電流制限機能を実現するよ
うにしたものである。The aforementioned JFET 31 constituting the constant current source means 30 can realize sharp current detection characteristics as shown in FIG. 4 by increasing the length of the low channel region 26. This embodiment uses the constant current source means 30 having such sharp current detection characteristics to detect the load current with a simple circuit configuration. This is to realize the current limiting function of L.
そして、この実施例では、共通ゲート１と低電位端子６
との間に、１個のｎｐｎ トランジスタ３５が接続され
、そのベースが電流検出信号の出力端子７に接続されて
いる。In this embodiment, the common gate 1 and the low potential terminal 6
One npn transistor 35 is connected between the two, and its base is connected to the output terminal 7 of the current detection signal.
出力端子７からの電流検出信号によりｎｐｎ ）ランジ
スタ３５がオンに転じて共通ゲート１が低電位（ゼロＶ
）に落ち、負荷電流！Ｌが所定の制限値内に精度よく制
限される。The current detection signal from the output terminal 7 turns on the npn transistor 35, and the common gate 1 goes to a low potential (zero V).
), the load current! L is accurately limited within a predetermined limit value.
この実施例では、ｎｐｎ）ランジスタ３５も同一チップ
に集積化することにより、よりコンパクトな電流リミッ
タ−付きのパワーＭＯ３ＦＥＴを実現することができる
。In this embodiment, by integrating the npn (npn) transistor 35 on the same chip, a more compact power MO3FET with a current limiter can be realized.
次いで、第６図には、定電流源手段３０の第２の構成例
を示す。この構成例は、多結晶ＳｉのＪＦＥＴに代えて
多結晶ＳｔのＭＯＳＦＥＴ３２を用いたものである。Next, FIG. 6 shows a second configuration example of the constant current source means 30. In this configuration example, a polycrystalline St MOSFET 32 is used in place of the polycrystalline Si JFET.
この第２の構成例に係るＭＥ Ｓ Ｆ ＥＴ３２は、前
述のＪＦＥＴがｐ＋アゲート域とチャネル領域の間のｐ
ｎ接合の空乏層幅を可変して定電流となるドレイン電流
を制御するのに対し、ｎ−チャネル領域２６とゲート金
属電極２２ｂの間のショットキ接合３６により空乏層幅
を制御してドレイン電流を所定の電流値に制御するもの
である。これについても前記（１）式と同様な飽和ドレ
イン電流ＩＤ５Ｓを求めることができる。The ME S FET 32 according to the second configuration example has the above-mentioned JFET in the p+ agate region and the channel region.
In contrast to controlling the constant drain current by varying the depletion layer width of the n-junction, the drain current is controlled by controlling the depletion layer width using the Schottky junction 36 between the n-channel region 26 and the gate metal electrode 22b. This is to control the current to a predetermined value. In this case as well, the saturated drain current ID5S can be determined in the same manner as in the equation (1) above.
第７図には、定電流源手段３０の第３の構成例を示す。FIG. 7 shows a third configuration example of the constant current source means 30.
この構成例は、デプリーション型の多結晶ＳｉのＭＯＳ
ＦＥＴ３３により定電流源手段３０を構成したものであ
る。This configuration example is a depletion type polycrystalline Si MOS.
A constant current source means 30 is constituted by an FET 33.
デプリーション型のＭＯＳＦＥＴ３３はｎ−チャネル領
域２６上にゲート酸化膜３７を介して多結晶ＳＬのゲー
ト電極３８が形成されている。In the depletion type MOSFET 33, a polycrystalline SL gate electrode 38 is formed on the n-channel region 26 with a gate oxide film 37 interposed therebetween.
ｎ−チャネル領域２６は、イオン注入によりデプリーシ
ョン型になるように閾値制御がなされている。The threshold value of the n-channel region 26 is controlled by ion implantation so that it becomes a depletion type.
以上、多結晶Ｓｌを用いた定電流源手段３０の各構成例
を述べたが、定電流源手段３０としては、この他に誘電
体分離構造等により、単結晶シリコンの基板内に形成し
たデバイスを用いることもできる。Each configuration example of the constant current source means 30 using polycrystalline Sl has been described above, but the constant current source means 30 may also be a device formed in a single crystal silicon substrate with a dielectric separation structure or the like. You can also use
［発明の効果］
以上説明したように、この発明によれば、第２のＭＯＳ
ＦＥＴのソースに、所定の定電流に設定された定電流源
手段を接続し、モニター用電流である第２のドレイン電
流がその定電流を超えたときにフィードバック制御用の
電流検出信号を出力するようにしたので、モニター用電
流が所定値を超えたことを高精度でシャープに検出する
ことができて負荷電流を制限値内に精度よく制御するこ
とができるという利点がある。[Effects of the Invention] As explained above, according to the present invention, the second MOS
A constant current source means set to a predetermined constant current is connected to the source of the FET, and a current detection signal for feedback control is output when the second drain current, which is a monitoring current, exceeds the constant current. This has the advantage that it is possible to sharply and accurately detect that the monitoring current exceeds a predetermined value, and it is possible to accurately control the load current within the limit value.
第１図ないし第４図はこの発明に係る半導体装置の第１
実施例を示すもので、第１図は回路図、第２図は定電流
源手段の第１の構成例及び第２のＭＯＳＦＥＴの構成例
を示す縦断面図、第３図は上記定電流源手段の第１の構
成例の平面図、第４図は電流検出特性を示す特性図、第
５図はこの発明の第２実施例を示す回路図、第６図は定
電流源・手段の第２の構成例を示す縦断面図、第７図は
定電流源手段の第３の構成例を示す縦断面図である。
１：共通ゲート、 ２：ゲート駆動回路、３：共通ド
レイン、 ４：負荷抵抗、７：電流検出信号の出力端
子、
１０：第１のＭＯＳＦＥＴ。
２０：第２のＭＯＳＦＥＴ。
３０：定電流源手段、
３１ ： ＪＦＥＴ （定電流源手段）、３２ ：ＭＥ
ＳＦＥＴ （定電流源手段）、３３：デプリーション型
ＭＯ８ＦＥＴ（定電流源手段）。
代理人 弁理士 三 好 秀 和第２図
第３図
第４図
第１図
第７図1 to 4 show a first diagram of a semiconductor device according to the present invention.
Embodiments are shown in which FIG. 1 is a circuit diagram, FIG. 2 is a vertical cross-sectional view showing a first configuration example of the constant current source means and a second configuration example of the MOSFET, and FIG. 3 is the above-mentioned constant current source. 4 is a characteristic diagram showing the current detection characteristics, FIG. 5 is a circuit diagram showing the second embodiment of the present invention, and FIG. 6 is a diagram showing the constant current source/means. FIG. 7 is a longitudinal cross-sectional view showing a third example of the configuration of the constant current source means. 1: common gate, 2: gate drive circuit, 3: common drain, 4: load resistance, 7: output terminal of current detection signal, 10: first MOSFET. 20: Second MOSFET. 30: Constant current source means, 31: JFET (constant current source means), 32: ME
SFET (constant current source means), 33: depletion type MO8FET (constant current source means). Agent Patent Attorney Hidekazu Miyoshi Figure 2 Figure 3 Figure 4 Figure 1 Figure 7
Claims (1)
ＳＦＥＴと、 該第１のＭＯＳＦＥＴとゲート同士及びドレイン同士が
それぞれ共通接続され前記負荷への電流に比例した第２
のドレイン電流が流れる第２のＭＯＳＦＥＴと、 該第２のＭＯＳＦＥＴのソースに接続され前記第２のド
レイン電流が所定の定電流を超えたとき共通ゲート電圧
をフィードバック制御して前記負荷への電流を制限する
ための電流検出信号を出力する定電流源手段と を有することを特徴とする半導体装置。[Claims] A first MO through which a first drain current to be supplied to a load flows.
SFET, and a second MOSFET whose gates and drains are connected in common to the first MOSFET and which is proportional to the current to the load.
a second MOSFET through which a drain current flows; and a second MOSFET connected to the source of the second MOSFET, and when the second drain current exceeds a predetermined constant current, a common gate voltage is feedback-controlled to reduce the current to the load. 1. A semiconductor device comprising constant current source means for outputting a current detection signal for limiting the current.
Priority Applications (1)
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|---|---|---|---|
| JP1028693A JP2771574B2 (en) | 1989-02-09 | 1989-02-09 | Semiconductor device |
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| JP1028693A JP2771574B2 (en) | 1989-02-09 | 1989-02-09 | Semiconductor device |
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|---|---|
| JPH02208977A true JPH02208977A (en) | 1990-08-20 |
| JP2771574B2 JP2771574B2 (en) | 1998-07-02 |
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ID=12255561
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|---|---|---|---|
| JP1028693A Expired - Fee Related JP2771574B2 (en) | 1989-02-09 | 1989-02-09 | Semiconductor device |
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| Country | Link |
|---|---|
| JP (1) | JP2771574B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5767545A (en) * | 1996-01-09 | 1998-06-16 | Nec Corporation | Power mosfet having current detection means |
| JP2010088272A (en) * | 2008-10-02 | 2010-04-15 | Sumitomo Electric Ind Ltd | Driving device and driving method for junction field effect transistor |
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-
1989
- 1989-02-09 JP JP1028693A patent/JP2771574B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2771574B2 (en) | 1998-07-02 |
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