JPH02208722A - Pseudo fifo memory - Google Patents

Pseudo fifo memory

Info

Publication number
JPH02208722A
JPH02208722A JP1028621A JP2862189A JPH02208722A JP H02208722 A JPH02208722 A JP H02208722A JP 1028621 A JP1028621 A JP 1028621A JP 2862189 A JP2862189 A JP 2862189A JP H02208722 A JPH02208722 A JP H02208722A
Authority
JP
Japan
Prior art keywords
read
data
terminal
address
random access
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1028621A
Other languages
Japanese (ja)
Inventor
Yasuhiro Hata
畑 泰宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP1028621A priority Critical patent/JPH02208722A/en
Publication of JPH02208722A publication Critical patent/JPH02208722A/en
Pending legal-status Critical Current

Links

Landscapes

  • Information Transfer Systems (AREA)

Abstract

PURPOSE:To artificially realize the FIFO of a large capacity by using a large capacity RAM by constituting this FIFO memory so that data written from an input data bus is read out of an output data bus in the order of write without executing an address control from the outside. CONSTITUTION:As for a read-out address, since a read-out pulse signal RD inputted to a terminal 22 is inputted to a read-out address counter 14 through an AND gate 16, this read-out address counter 14 is counted up automatically, and data can be read out of a new address at any time. In such a manner, data can be read out successively from a random access memory 6. Accordingly, the FIFO of a large capacity can be realized artificially and easily by using a large capacity RAM being on the market.

Description

【発明の詳細な説明】 〔産業上の利用分針〕 この発明はデジタル半導体メモリに関し、特に伝播時間
の遅れのなり大容量化が可能な擬使FIFOメモリに関
する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Minute Hand] The present invention relates to a digital semiconductor memory, and particularly to a synchronized FIFO memory which has a delay in propagation time and is capable of increasing its capacity.

〔従来の技術〕[Conventional technology]

従来、この種のFIFOメモリはアドレスを持たず、シ
リアルに並べられたメモリを使用し、入力データバスか
ら書き込まれたデータは初段のメモリセルからシリアル
に伝搬させ、最終段のメモリセルへデータを移し、出力
データバスよシ読み出す構造になっていた。
Conventionally, this type of FIFO memory does not have addresses and uses serially arranged memories, and the data written from the input data bus is propagated serially from the first stage memory cells, and the data is transferred to the last stage memory cells. The structure was such that it was read out from the output data bus.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

上述した従来のFIFOメモリはメモリセル数を多くし
て大容量化すると、初段から最終版までデータを伝搬さ
せるための時間が無視できなくなシ実用上困難くなる。
When the conventional FIFO memory described above is increased in capacity by increasing the number of memory cells, the time required to propagate data from the first stage to the final version cannot be ignored, making it difficult to do so in practice.

また、各メモリセル単位に次段へのデータ転送のための
付加回路が必要にab、大容量化に伴ない、回路量が多
く々るため、市販のランダムアクセスメモリ(RAM)
と同等の大容量化は同じデザインルールでは困難なため
、現実的な回路規模で大容量F’IFOメそりを実現す
ることができないという欠点がある。
Additionally, an additional circuit is required for each memory cell to transfer data to the next stage, and as capacity increases, the amount of circuitry increases, so commercially available random access memory (RAM)
Since it is difficult to increase the capacity to the same level as the above using the same design rules, there is a drawback that it is not possible to realize a large capacity F'IFO mesori on a realistic circuit scale.

〔課題を解決するための手段〕[Means to solve the problem]

この発明に係る擬似F’IFOメモリはランダムアクセ
スメモリを使用し、このランダムアクセスメモリへの書
き込みアドレスと読み出しアドレスを独立に制御するア
ドレスコントローラと、入カデiタバスと出力データバ
スとに分離するバスコントローラとを備え、外部よシア
ドレス制御することなく、入力データパスよシ書き込ま
れたデータが、書き込まれた順に出力データバスよシ読
み出されるようにしたものである。
The pseudo F'IFO memory according to the present invention uses a random access memory, and includes an address controller that independently controls write addresses and read addresses to the random access memory, and a bus that separates into an input data bus and an output data bus. The data written to the input data path are read out to the output data bus in the order in which they were written, without external address control.

〔作用〕[Effect]

この発明は市販の大容量RAMを使用して、大容量のF
’IFOを擬似的に容易に実現することができる。
This invention uses a commercially available large-capacity RAM to create a large-capacity FRAM.
'IFO can be easily realized in a pseudo manner.

〔実施例〕〔Example〕

図はこの発明に係る擬似FIFOメモリの一実施例を示
すブロック図である。同図において、1はFull信号
が出力する端子、2はチップセレクト信号C8wが入力
する端子、3はデータD!ニが入力する端子、4は書き
込みパルス信号WRが入力する端子、sit、アンドゲ
ート、6はランダムアクセスメモIJ (RAM)、7
 ハスリーステートバスゲート8aおよび8bを備えた
データバスコントローラ部、9はセレクタ、10は加算
器、11および12はコンパレータ、13は書き込みア
ドレスカウンタ、14は読み出しアドレスカウンタ、1
5および16はアンドゲート、17はgnpty信号が
出力する端子、18はR・口を信号が入力する端子、1
9はチップセレクタ信号C8mが入力する端子、20は
Wa l を信号が出力する端子、21はデータDot
+tが出力する端子、22は読み出しパルス信号ktD
信号が入力する端子である。
The figure is a block diagram showing an embodiment of a pseudo FIFO memory according to the present invention. In the figure, 1 is a terminal to which the Full signal is output, 2 is a terminal to which the chip select signal C8w is input, and 3 is data D! D is the input terminal, 4 is the input terminal for the write pulse signal WR, sit is the AND gate, 6 is the random access memory IJ (RAM), and 7 is the input terminal.
A data bus controller section comprising three-state bus gates 8a and 8b, 9 a selector, 10 an adder, 11 and 12 comparators, 13 a write address counter, 14 a read address counter, 1
5 and 16 are AND gates, 17 is a terminal where the gnpty signal is output, 18 is a terminal where the R/mouth signal is input, 1
9 is a terminal to which the chip selector signal C8m is input, 20 is a terminal to which the Wal signal is output, and 21 is a data Dot.
+t is the output terminal, 22 is the read pulse signal ktD
This is the terminal where the signal is input.

なお、23は上記のセレクタ9.加算器10゜コンパレ
ータ11および12.書き込みアドレスカウンタ13.
読み出しアドレスカウンタ14゜アンドゲート15およ
び16から構成されたアドレスコントローラ部でアル。
Note that 23 is the selector 9. Adder 10° Comparators 11 and 12. Write address counter 13.
A read address counter 14 is an address controller section consisting of AND gates 15 and 16.

次に上記構成による擬似FIFOメ% l)の動作につ
いて説明する。まず、データDINを書き込む場合、端
子2にチップセレクト信号C8W 、  端子3にデー
タD!メ、端子4に書き込みパルス信号謹を加えると、
データprsは端子3からスリースチーl’r’−48
mを介してランダムアクセスメモリ6に書き込まれる。
Next, the operation of the pseudo FIFO memory having the above configuration will be explained. First, when writing data DIN, chip select signal C8W is applied to terminal 2, and data D! is applied to terminal 3. When a write pulse signal is applied to terminal 4,
Data prs is from terminal 3 to three stealth l'r'-48
The data is written to the random access memory 6 via m.

このときの書き込みアドレスは書き込みアドレスカウン
タ13から出力され、セレクタ9を介してランダムアク
セスメモリ6のアドレス端子A(1xAnに入力する。
The write address at this time is output from the write address counter 13 and input to the address terminal A (1xAn) of the random access memory 6 via the selector 9.

この書き込みアドレスは端子4に入力する書き込みパル
ス信号WRがアンドゲート15を介して書き込みアドレ
スカウンタ13に入力するので、この書き込みアドレス
カウンタ13は自動的にカウントアツプされ、随時新し
いアドレスへデータを書き込むことができる。また、こ
のデータDINの書き込み中はチップセレクト信号C8
wが読み出し側のシステムへWait信号を発生し、書
き込み中動作を知らせる。このようにして、データDx
sがランダムアクセスメそり6に順次書き込まれる。こ
のとき、書き込みアドレスカウンタ13から出力された
書き込みアドレスは加算器10でプラス1 (+1 )
される。したがって、コンパレータ11はこのプラス1
 (+1 )された書き込みアドレスと読み出しアドレ
スカウンタ14からの読み出しアドレスとを比較し、そ
の差が0.すなわち一致したとき端子1からFυ11信
号が出力され、ランダムアクセスメモリ6に余シエリア
がないことを通知すると共にアントゲ−)15に閉じて
書き込みを禁止する。次に、データを読み出す場合、端
子19にチップセレクタ信号C8R、端子22に読み出
しパルス信号RDを加えると、ランダムアクセスメモリ
6から読み出されたデータD o u tはスリースチ
ードパスゲ−)8bを介して端子21から出力される。
As for this write address, the write pulse signal WR input to the terminal 4 is input to the write address counter 13 via the AND gate 15, so the write address counter 13 is automatically counted up and data can be written to a new address at any time. Can be done. Also, while writing this data DIN, the chip select signal C8
w generates a Wait signal to the reading system to notify the writing operation. In this way, the data Dx
s are sequentially written into the random access memory 6. At this time, the write address output from the write address counter 13 is added to the adder 10 by +1 (+1).
be done. Therefore, the comparator 11 is this plus one
(+1) The write address and the read address from the read address counter 14 are compared, and the difference is 0. That is, when a match occurs, the Fυ11 signal is output from the terminal 1, notifying that there is no remaining area in the random access memory 6, and closing the memory area 15 to prohibit writing. Next, when reading data, when a chip selector signal C8R is applied to the terminal 19 and a read pulse signal RD is applied to the terminal 22, the data D out read from the random access memory 6 becomes the three speed pass game) 8b. It is output from the terminal 21 via.

このときの読み出しアドレスは読み出しアドレスカウン
タ14から出力され、セレクタ9を介してランタムアク
セスメモリ6のアドレス端子ALI〜Anに入力する。
The read address at this time is output from the read address counter 14 and input to address terminals ALI to An of the random access memory 6 via the selector 9.

この読み出しアドレスは端子22に入力する読み出しパ
ルスイ=号RDがアンドゲート16を介して読み出しア
ドレスカウンタ14に武力するので、この読み出しアド
レスカウンタ14は自動的にカウントアツプされ、随時
着「シいアドレスからデータを読み出すことができる。
This read address is determined by the read pulse signal RD input to the terminal 22, which is applied to the read address counter 14 through the AND gate 16, so that the read address counter 14 is automatically counted up, and from time to time the read pulse signal RD input to the terminal 22 is applied to the read address counter 14. Data can be read.

このようにして、データがランダムアクセスメモリ6か
ら順次読み出される。このとき、コンパレータ12は書
き込みアドレスカウンタ13から出力された書き込みア
ドレス値と読み出しアドレスカウンタ14から出力され
た読み出しアドレス値とを比較し、その差がO2すなわ
ち一致したとき端子17カラ4p ty傷信号出力され
、ランダムアクセスメモリ6から読み出されるデータの
残りがないことを通知すると共にアンドゲート16を閉
じて読み出しを禁止する。上述の動作により、端子3か
ら書き込んだデータを端子21よシ随時データDOUt
として読み出すことができる。
In this way, data is sequentially read from the random access memory 6. At this time, the comparator 12 compares the write address value outputted from the write address counter 13 and the read address value outputted from the read address counter 14, and when the difference is O2, that is, they match, the terminal 17 color 4p ty flaw signal is output. and notifies that there is no remaining data to be read from the random access memory 6, and closes the AND gate 16 to prohibit reading. Through the above operation, the data written from the terminal 3 is transferred to the terminal 21 as data DOUT.
It can be read as .

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明し7たように、この発明に係る擬似FI
FOメモリによれば、市販されているランタムアクセス
メモリ(RAM)のアドレスバス、データバスをアドレ
スコントローラおよびバスコントローラを使用して制御
することによシ、入カデータバスより誓き込まれたデー
タを伝搬することなく、出力データバスから誓き込まれ
たjlii!Iに軌み出すことができる。これにより、
大容量のFIFOが市販の大容il RAM i使用す
ることにより擬似釣に8易に実現することができる。し
かも、データの伝搬が行なわれないため、大容量化に伴
う伝搬時間の遅れ(データデイレ−タイム)は発生しな
いなどの効果がある。
As explained in detail above, the pseudo FI according to the present invention
According to FO memory, by controlling the address bus and data bus of a commercially available random access memory (RAM) using an address controller and a bus controller, data committed from an input data bus can be transferred. jlii sworn from the output data bus without propagation! I can get started. This results in
By using a commercially available large-capacity FIFO, pseudo-fishing can be easily realized. Moreover, since no data is propagated, there is an effect that no propagation time delay (data delay time) occurs due to increased capacity.

【図面の簡単な説明】[Brief explanation of the drawing]

図はこの発明に係る擬似FIFOメモリの一実施例管示
すブロック図である。 1〜4・・・・端子、5・・・−アンドゲート6・・・
・ランダムアクセスメモリ(RAM )、7・・・・デ
ータバスコントローラ部、$aおよび13b  ・・・
・スリーステートハスゲート、9・・・−セレクタ、1
0・・・・加算器、11および12・・・・コンパレー
タ、13・・・−書*込みアドレスカウンタ、14・・
・−読み出しアドレスカウンタ、15および16−・・
・アンドゲート、17〜22・・・・端子、23・・・
・アドレスコントローラ部。
The figure is a block diagram showing one embodiment of a pseudo FIFO memory according to the present invention. 1 to 4...terminal, 5...-and gate 6...
・Random access memory (RAM), 7...Data bus controller section, $a and 13b...
・Three-state Hasgate, 9...-Selector, 1
0...Adder, 11 and 12...Comparator, 13...-Write address counter, 14...
-Read address counter, 15 and 16-...
・AND gate, 17-22...terminal, 23...
・Address controller section.

Claims (1)

【特許請求の範囲】[Claims] ランダムアクセスメモリを使用しこのランダムアクセス
メモリへの書き込みアドレスと読み出しアドレスを独立
に制御するアドレスコントローラと、入力データバスと
出力データバスとに分離するバスコントローラとを備え
、外部よりアドレス制御することなく、入力データバス
より書き込まれたデータが、書き込まれた順に出力デー
タバスより読み出されることを特徴とする擬似FIFO
メモリ。
Using random access memory, it is equipped with an address controller that independently controls the write address and read address to this random access memory, and a bus controller that separates the input data bus and output data bus, without external address control. , a pseudo FIFO characterized in that data written from an input data bus is read from an output data bus in the order in which they were written.
memory.
JP1028621A 1989-02-09 1989-02-09 Pseudo fifo memory Pending JPH02208722A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1028621A JPH02208722A (en) 1989-02-09 1989-02-09 Pseudo fifo memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1028621A JPH02208722A (en) 1989-02-09 1989-02-09 Pseudo fifo memory

Publications (1)

Publication Number Publication Date
JPH02208722A true JPH02208722A (en) 1990-08-20

Family

ID=12253622

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1028621A Pending JPH02208722A (en) 1989-02-09 1989-02-09 Pseudo fifo memory

Country Status (1)

Country Link
JP (1) JPH02208722A (en)

Similar Documents

Publication Publication Date Title
JPS62152050A (en) Semiconductor memory
US5287485A (en) Digital processing system including plural memory devices and data transfer circuitry
US4667310A (en) Large scale circuit device containing simultaneously accessible memory cells
KR930017025A (en) Multiserial Access Memory
JPH0146946B2 (en)
JPS6128198B2 (en)
US5717646A (en) Random access multiport memory capable of simultaneously accessing memory cells from a plurality of interface ports
JPS59206972A (en) Shared memory
JPH02208722A (en) Pseudo fifo memory
JP2652079B2 (en) Data transmission equipment
JPS6386191A (en) Dynamic memory
JPS623504B2 (en)
JPH06150658A (en) Semiconductor memory device
JPH0352160B2 (en)
JPS62217481A (en) Multiport memory circuit
JPH03189755A (en) Inter-memory transfer device
JPS61161560A (en) Memory device
JPS63142446A (en) Address generating system
JPS58150184A (en) Storage device
JPH04247391A (en) Two-port memory for time division system
JPH0377545B2 (en)
JPH04303251A (en) Multiport memory device
JPS62272352A (en) Memory control circuit
JPS59180774A (en) Memory accessing system
JPH07101552B2 (en) Memory integrated circuit