JPH02206221A - Output noise suppression circuit - Google Patents
Output noise suppression circuitInfo
- Publication number
- JPH02206221A JPH02206221A JP1026083A JP2608389A JPH02206221A JP H02206221 A JPH02206221 A JP H02206221A JP 1026083 A JP1026083 A JP 1026083A JP 2608389 A JP2608389 A JP 2608389A JP H02206221 A JPH02206221 A JP H02206221A
- Authority
- JP
- Japan
- Prior art keywords
- line
- output
- transistor
- resistor
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001629 suppression Effects 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 101100460146 Arabidopsis thaliana NEET gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、出力バッファにおける出力ノイズの発生を
抑制する出力ノイズ抑制回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output noise suppression circuit that suppresses the generation of output noise in an output buffer.
[従来の技術]
汎用のICやゲートアレイ等のICで出力ノイズが生じ
る主な原因は、出力パッドより先のり一ト線や、ICの
外側の配線に寄生するインダクタンス成分によるもので
ある。配線にインダクタンス成分があると、電流の流れ
始めようにdi/dtが大きいと、インダクタンス成分
はその流れを妨げる作用を及ぼし、又、流れていた電流
が0になったときや、増大していた電流が一定値になっ
たときのように−di/dtが大きくなったときには、
変化前の電流を保とうとする働きが生じる。そのため、
パルス状の出力波を扱う論理回路では、矩形波の立ち上
がりエツジと、立ち下がりエツジとで、それぞれオーバ
ーシュートとアンダーシュートが生じ波形が乱れること
によりノイズが生じる。このようなオーパーンニートや
アンダーシュート成分によるノイズを低減するには、出
力バッファから流れる電流の量を小さくするか、チップ
内部でこのノイズを除去する必要がある。[Prior Art] The main cause of output noise in ICs such as general-purpose ICs and gate arrays is due to parasitic inductance components in tow lines ahead of output pads and wiring outside the IC. If there is an inductance component in the wiring, when di/dt is large enough to cause a current to start flowing, the inductance component will have the effect of blocking that flow, and when the current that was flowing becomes 0 or increases. When -di/dt increases, as when the current reaches a constant value,
There is an effort to maintain the current before the change. Therefore,
In a logic circuit that handles pulsed output waves, overshoot and undershoot occur at the rising edge and falling edge of a rectangular wave, respectively, and the waveform is disturbed, resulting in noise. In order to reduce the noise caused by such open neat and undershoot components, it is necessary to reduce the amount of current flowing from the output buffer or remove this noise inside the chip.
[発明が解決しようとする課題]
ところが、出力バッファからの電流値を減少さ仕る方法
では、ノイズは減少するもののドライブ能力が低下する
という問題があり、チップ内部でノイズを除去する方法
では、トランジスタのスレシホールド電圧(およそ1.
OV)以下のノイズを除去することはできなかった。そ
のため従来は、ICの使用者がそれぞれ工夫してチップ
の外側でこれらのノイズ対策を行っていた。[Problems to be Solved by the Invention] However, the method of reducing the current value from the output buffer has the problem that although the noise is reduced, the drive ability is reduced. Transistor threshold voltage (approximately 1.
It was not possible to remove noise below OV). Therefore, conventionally, IC users have devised their own measures to counter these noises on the outside of the chip.
この発明は、上述した問題点をなくすためになされたも
のであり、出力ノイズの発生を抑制できる出力ノイズ抑
制回路を提供することを目的とする。The present invention has been made to eliminate the above-mentioned problems, and an object of the present invention is to provide an output noise suppression circuit that can suppress the generation of output noise.
[課題を解決するための手段]
この発明の出力ノイズ抑制回路は、チップの出力信号を
受ける、Pチャンネル及びNチャンネルのトランジスタ
よりなる入力用インバータと、前記入力用インバータの
出力を、外部接続用の出力パッドに導く、Pチャンネル
及びNチャンネルのトランジスタよりなる出力用インバ
ータとからなる出力バッファに付加される回路であって
、VCCライ:ノと、L記入力用インバータの出力ライ
ンCとの間に、直列接続した第1の抵抗及びコンデンサ
を、該抵抗を前記VCCライン側にして接続するととも
に、Pチャンネルのトランジスタのゲートを前記第1の
抵抗及びコンデンサの接続点に接続し、該トランジスタ
のドレインをVCCラインに接続し、該トランジスタの
ソースを前記ラインQに接続し、
前記ラインCと接地ラインとの間に、直列接続した第2
の抵抗及びコンデンサを、該抵抗を前記接地ライン側に
して接続するとともに、Nチャンネルのトランジスタの
ゲートを前記第2の抵抗及びコンデンサの接続点に接続
し、該トランジスタのドレインを前記ラインgに接続し
、該トランジスタのソースを前記接地ラインに接続し、
たことを特徴とする。[Means for Solving the Problems] The output noise suppression circuit of the present invention includes an input inverter made of P-channel and N-channel transistors that receives an output signal from a chip, and an input inverter that connects the output of the input inverter to an external connection. A circuit added to an output buffer consisting of an output inverter made of P-channel and N-channel transistors leading to the output pad of the circuit, between the VCC line and the output line C of the L input inverter. A first resistor and a capacitor connected in series are connected with the resistor facing the VCC line, and the gate of a P-channel transistor is connected to the connection point of the first resistor and capacitor. a drain connected to the VCC line, a source of the transistor connected to the line Q, and a second transistor connected in series between the line C and the ground line;
a resistor and a capacitor are connected with the resistor facing the ground line, the gate of an N-channel transistor is connected to the connection point of the second resistor and the capacitor, and the drain of the transistor is connected to the line g. and connecting the source of the transistor to the ground line,
It is characterized by:
[作用]
入力用インバータの出カラインクに、第1の抵抗及びコ
ンデンサと、Pチヤンネルのトランジスタとを付加した
ことにより、チップよりの出力信号が1、からHレベル
に立ち上がったとき、前記うインにおけるHからLへの
急激なレベル変化を妨げるべく電位上昇のピークが生じ
る。このピーク発生を、出力パッドにおける電圧かHレ
ベルに落ち着く直前とすることにより、この間における
出力パッドへの電流が抑制されるので、オーバーシュー
トは発生しなくなる。[Function] By adding a first resistor, a capacitor, and a P channel transistor to the output ink of the input inverter, when the output signal from the chip rises from 1 to H level, the A peak potential rise occurs to prevent a rapid level change from H to L. By making this peak occur just before the voltage at the output pad settles to the H level, the current flowing to the output pad during this period is suppressed, so that no overshoot occurs.
又、第2の抵抗及びコンデンサと、Nチャンネルのトラ
ンジスタとを付加したことにより、チップよりの出力信
号がトIからLレベルに立ち上がったとき、前記ライン
におけるLから1(への急激なレベル変化を妨げるべく
電位下降のピークが生じる。このピーク発生を、出力パ
ッドにおける電圧がLレベルに落ち着く直前とすること
により、この間における出力パッドへの電流が抑制され
るので、アンダーシュートは発生しなくなる。In addition, by adding a second resistor and capacitor and an N-channel transistor, when the output signal from the chip rises from level I to level L, there is a sudden level change from L to level 1 on the line. A peak of potential drop occurs to prevent this. By setting this peak to occur just before the voltage at the output pad settles to the L level, the current flowing to the output pad during this period is suppressed, so that undershoot does not occur.
[実施例]
第1図は、この発明の出力ノイズ抑制回路を適用した出
力バッファの一実施例を示している。[Embodiment] FIG. 1 shows an embodiment of an output buffer to which the output noise suppression circuit of the present invention is applied.
10は、チップよりの出力信号を受ける入力インバータ
であり、Pチャンネルのトランジスタ11及びNチャン
ネルのトランジスタ12よりなり、トランジスタ2のド
レインはVCCライン(+5■)に接続され、トランジ
スタ12のソースは接地ラインに接続され、そして、ト
ランジスタ11のソースとトランジスタ12のドレイン
とは相互に接続され、該入力インバータIOの出力ライ
ンQとなる。10 is an input inverter that receives the output signal from the chip, and is composed of a P-channel transistor 11 and an N-channel transistor 12. The drain of transistor 2 is connected to the VCC line (+5■), and the source of transistor 12 is grounded. The source of transistor 11 and the drain of transistor 12 are connected to each other to form the output line Q of the input inverter IO.
20は、前記ラインQの信号を受けて出力パッドPに導
く出力バッファであり、Pチャンネルのトランジスタ2
1とNチャンネルのトランジスタ22とからなる。20 is an output buffer that receives the signal on the line Q and leads it to the output pad P, and is connected to a P-channel transistor 2.
1 and an N-channel transistor 22.
そして、VCCラインと、上記入力用インバータ10の
ラインρとの間に、直列接続した抵抗R5及びコンデン
サC2を、該抵抗R8を前記VCCライン側にして接続
するとともに、Pチヤンネルのトランジスタ3Iのゲー
トを前記抵抗R2及びコンデンサCtの接続点P、に接
続し、該トランジスタ31のドレインをVCCラインに
接続し、該トランジスタ31のソースを前記ラインQに
接続している。Then, a resistor R5 and a capacitor C2 are connected in series between the VCC line and the line ρ of the input inverter 10, with the resistor R8 facing the VCC line, and the gate of the P-channel transistor 3I is connected. is connected to the connection point P between the resistor R2 and the capacitor Ct, the drain of the transistor 31 is connected to the VCC line, and the source of the transistor 31 is connected to the line Q.
又、前記ラインρと接地ラインとの間に、直列接続した
抵抗R8及びコンデンサC2を、該抵抗R2を前記接地
ライン側にして接続するとともに、Nチャンネルのトラ
ンジスタ32のゲートを前記第2の抵抗R2及びコンデ
ンサCtの接続点P、に接続し、該トランジスタ31の
ドレインを前記ラインgに接続し、該トランジスタ32
のソースを前記接地ラインに接続している。Further, a resistor R8 and a capacitor C2 connected in series are connected between the line ρ and the ground line, with the resistor R2 facing the ground line, and the gate of the N-channel transistor 32 is connected to the second resistor. R2 and the connection point P of the capacitor Ct, the drain of the transistor 31 is connected to the line g, and the transistor 32
The source of is connected to the ground line.
次に上記回路の動作を第3図のタイムチャートを参照し
て説明する。Next, the operation of the above circuit will be explained with reference to the time chart of FIG.
チップよりの出力信号が“L”のときは、トランジスタ
+1がオンでトランジスタ12がオフのためラインQは
VCCレベル(”トI”)であり、トランジスタ21が
オフでトランジスタ22がオンのため出力パッドPは“
L”レベルとなっている。今、時点toにて前記出力信
号がLからトIに立ち上がったとする。このとき、トラ
ンジスタ11及び12のオンオフ状態が反転してライン
ρはLレベルに急激に変化する。このラインQのHから
Lへのレベル変化に引っ張られて、21点は、Hからし
に変化する。このP、点が所定のレベルまで低下したと
き、トランジスタ3■は、オフからオンに切り換わり、
時点t1〜t、に示すように、Lレベルに低下しつつあ
るラインQをHレベルに引き上げる。When the output signal from the chip is "L", transistor +1 is on and transistor 12 is off, so line Q is at VCC level ("I"), and transistor 21 is off and transistor 22 is on, so the output is Pad P is “
Suppose that the output signal rises from L to I at time to.At this time, the on/off states of transistors 11 and 12 are reversed, and the line ρ suddenly changes to L level. Pulled by the level change of line Q from H to L, point 21 changes from H to L. When point P drops to a predetermined level, transistor 3■ changes from OFF to ON. Switch to
As shown at time points t1 to t, the line Q, which is falling to the L level, is raised to the H level.
しかるに、P、点は、抵抗R3でVCCにプルアップさ
れているので、時定数τ1=R1・C8でVCC側に上
昇する。又、トランジスタ31がオンになってラインQ
のレベルが上昇することによってもP点の電位か上昇す
る。21点の電位があるレベルまで1昇したとき、トラ
ンジスタ31はオフになり、ラインρの電位は、時点t
、〜t3〜で示すように、再びLレベルに向かう。However, since the point P is pulled up to VCC by the resistor R3, it rises to the VCC side with the time constant τ1=R1·C8. Also, transistor 31 is turned on and line Q
As the level of P increases, the potential at point P also increases. When the potential at point 21 rises by 1 to a certain level, transistor 31 is turned off, and the potential at line ρ changes by 1 at time t.
, ~t3~, it again goes to the L level.
一方、出力インバータ20のトランジスタ21゜22は
、ラインQの電位の変化に追従して変化するが、実際に
は、出力パッド5には通常20PF以上のキャパシタン
スがあるため、ラインgの電位が変化した後に遅延を伴
って変化する。この特性を利用して、出力パッド5の電
位がVCCにほぼ近付いたとき(時点t、付近)、トラ
ンジスタ31のオンに伴うラインQでの電圧北昇のピー
クが生じるように、抵抗R1とコンデンサC4との値を
調整する。このように、出力パッド5の電位がVCCに
達する直前に、ラインQの電圧を上昇させておくことで
、出力パッド5より供給される電流が抑制されるので、
時点t3にて出力パッド5の電位がVCCに達してもオ
ーパーンニートは発生しなくなる。On the other hand, the transistors 21 and 22 of the output inverter 20 change following the change in the potential of the line Q, but in reality, the output pad 5 usually has a capacitance of 20PF or more, so the potential of the line g changes. changes with a delay. Utilizing this characteristic, the resistor R1 and the capacitor are connected so that when the potential of the output pad 5 approaches VCC (near time t), a peak of the voltage rising north on the line Q occurs as the transistor 31 turns on. Adjust the value with C4. In this way, by increasing the voltage on line Q just before the potential on output pad 5 reaches VCC, the current supplied from output pad 5 is suppressed.
Even when the potential of the output pad 5 reaches VCC at time t3, open NEET no longer occurs.
次に出力信号がHからLに立ち下がった時について述べ
る。Next, the case when the output signal falls from H to L will be described.
このとき、トランジスタ11がオンとなり、トランジス
タ!2がオフとなり、ラインCの電位は急激に立ち上が
る。この電位の立ち上がりによって、21点の電位があ
るレベルまで引き上げられると、トランジスタ32がオ
フからオンとなり、上昇しつつあるラインgのレベルが
Lレベルに弓き戻される。前記P2点は、抵抗Rtで接
地ラインに接続されているので、時定数τ、=R8・C
3でもってLレベル側に低下し、又、トランジスタ32
のオンによっても22点の電位は低下する。このように
して、22点がある電位まで低下すると、トランジスタ
32はオフに切り換わり、ラインaの電位はその後Lレ
ベルに低下する。At this time, transistor 11 is turned on, and transistor! 2 is turned off, and the potential of line C rises rapidly. When the potential at the 21 points is raised to a certain level due to the rise of this potential, the transistor 32 is turned on from off, and the rising level of line g is brought back to the L level. Since the point P2 is connected to the ground line through a resistor Rt, the time constant τ, = R8・C
3, it drops to the L level side, and the transistor 32
The potential at the 22 points also decreases when the switch is turned on. In this way, when the potential of the 22 points drops to a certain level, the transistor 32 is turned off, and the potential of line a then drops to the L level.
この場合も、出力パッド5における電位がLレベルとな
る直前に、トランジスタ32のオンによるラインρの電
位低下のピークが生じるように、抵抗R7及びコンデン
サC2の値を調整することにより、出力パッド5がLレ
ベルに達してもアンダーシュートは生じない。In this case as well, by adjusting the values of the resistor R7 and the capacitor C2, the output pad 5 No undershoot occurs even when the voltage reaches the L level.
このように、出力インバータ20の入力であるラインQ
I)8位を調節することにより、出力パッドの電圧が変
化する時点t、付近で出力パッド5への電流を抑制し、
その他の期間においては通常の大きさの電流を流すよう
にしたので、ドライブ能力を低下さすことなく、電圧の
立ち上がりや立ち下がり時のオーバーシュートやアンダ
ーシュートの発生を抑制できる。Thus, line Q, which is the input of output inverter 20
I) By adjusting the 8th position, the current to the output pad 5 is suppressed near the time t when the voltage of the output pad changes,
In other periods, a normal amount of current is allowed to flow, so that it is possible to suppress the occurrence of overshoot and undershoot at the rise and fall of the voltage without reducing the drive ability.
第2図は、この発明の出力ノイズ抑制回路を適用したス
リーステート出力バッファの一実施例を示している。FIG. 2 shows an embodiment of a three-state output buffer to which the output noise suppression circuit of the present invention is applied.
NAND回路41の出カライン乙及び、NOR回路42
の出力ラインρ、は、出力インバータ50におけるPチ
ャンネル及びNチャンネルのトランジスタ51.52の
各々のゲートに接続され、前記NAND回路41には、
チップよりの出力信号と、スリーステート制御信号の反
転信号TRIとが入力され、前記NOR回路42には、
前記出力信号と、スリーステート制御信号TRIとが人
力される。Output line B of the NAND circuit 41 and the NOR circuit 42
The output line ρ is connected to the gates of each of the P-channel and N-channel transistors 51 and 52 in the output inverter 50, and the NAND circuit 41 has a
The output signal from the chip and the inverted signal TRI of the three-state control signal are input to the NOR circuit 42, and the NOR circuit 42 has the following functions:
The output signal and the three-state control signal TRI are manually input.
そして、上記ライン乙と接地ラインとの間に、直列接続
した抵抗R1+及びコンデンサCI+を、該抵抗R0を
前記接地ライン側にして接続するとともに、Nチャンネ
ルのトランジスタ61のゲートを前記第1の抵抗及びコ
ンデンサの接続点に接続し、該トランジスタ61のドレ
インを前記ライン121に接続し、該トランジスタ61
のソースを前記接地ラインに接続し、又、VCCライン
と、上記ラインl1との間に、直列接続した抵抗R1,
及びコンデンサC1ffiを、該抵抗R11を前記VC
Cライン側にして接続するとともに、Pチャンネルのト
ランジスタ62のゲートを前記抵抗R12及びコンデン
サCatの接続点に接続し、該トランジスタ62のドレ
インをVCCラインに接続し、該トランジスタ62のソ
ースを前記ラインl2に接続している。Then, a resistor R1+ and a capacitor CI+ connected in series are connected between the line B and the ground line, with the resistor R0 facing the ground line, and the gate of the N-channel transistor 61 is connected to the first resistor. and the connection point of the capacitor, and the drain of the transistor 61 is connected to the line 121, and the transistor 61
The source of is connected to the ground line, and a resistor R1, connected in series between the VCC line and the line l1,
and the capacitor C1ffi, and the resistor R11 is connected to the VC
At the same time, the gate of the P-channel transistor 62 is connected to the connection point of the resistor R12 and the capacitor Cat, the drain of the transistor 62 is connected to the VCC line, and the source of the transistor 62 is connected to the line Connected to l2.
第2図において、ラインQ1がLからHレベルに立ち上
がるとき、コンデンサC+ + +抵抗R11及びトラ
ンジスタ61が出力ノイズ抑制回路として作用し、又、
ラインg1がト■からLレベルに立ち下がるとき、抵抗
R、、コンデンサCI2及びトランジスタ62が出力ノ
イズ抑制回路として作用し、その動作は、第1図におけ
る出力ノイズ抑制回路と同じである。In FIG. 2, when line Q1 rises from L level to H level, capacitor C+ + resistor R11 and transistor 61 act as an output noise suppression circuit, and
When line g1 falls from T to L level, resistor R, capacitor CI2, and transistor 62 act as an output noise suppression circuit, and its operation is the same as the output noise suppression circuit in FIG.
[発明の効果]
以上説明したように、この発明は、出力バッファにおけ
る出力インバータ20への人力電位を調節することによ
り、出ツノパッドの電圧の定常状態へ以降する直前にお
いて、出力パッド5への電流を抑制し、その他の期間に
おいては通常の大きさの電流を流すようにしたので、ド
ライブ能力を低下さすことなく、電圧の立ち上がりや立
ち下がり時のオーバーシュートやアンダーシュートの発
生を抑制できる。[Effects of the Invention] As explained above, the present invention adjusts the human power potential to the output inverter 20 in the output buffer to reduce the current to the output pad 5 just before the voltage of the output pad reaches a steady state. Since the voltage is suppressed and a normal amount of current is allowed to flow during other periods, it is possible to suppress the occurrence of overshoots and undershoots at the rise and fall of the voltage without reducing the drive capability.
【図面の簡単な説明】
第1図はこの発明の出力ノイズ抑制回路を適用した出力
バッファのの一実施例を示す回路図、第2図は、この発
明の出力ノイズ抑制回路を適用したスリーステート出力
バッファの一実施例を示す回路図、第3図は、第1図の
出力バッファの動作を示すタイムチャートである。
5・・出力パッド、lO・・・入力インバータ、20゜
50・・・出力インバータ、! 1,21,31,51
.62・・・Pチャンネルトランジスタ、12,22,
32゜52.61・・・Nチャンネルトランジスタ、R
,、R,。
R11+ Rlt・・・抵抗、C1,Ct 、 C+
+ 、 Clt・・・コンデンサ。[BRIEF DESCRIPTION OF THE DRAWINGS] FIG. 1 is a circuit diagram showing an embodiment of an output buffer to which the output noise suppression circuit of the present invention is applied, and FIG. 2 is a three-state circuit diagram to which the output noise suppression circuit of the present invention is applied. FIG. 3, which is a circuit diagram showing one embodiment of the output buffer, is a time chart showing the operation of the output buffer shown in FIG. 5...Output pad, lO...Input inverter, 20°50...Output inverter,! 1, 21, 31, 51
.. 62...P channel transistor, 12, 22,
32°52.61...N channel transistor, R
,,R,. R11+ Rlt...Resistance, C1, Ct, C+
+, Clt...capacitor.
Claims (2)
チャンネルのトランジスタよりなる入力用インバータと
、前記入力用インバータの出力を、外部接続用の出力パ
ッドに導く、Pチャンネル及びNチャンネルのトランジ
スタよりなる出力用インバータとからなる出力バッファ
に付加される回路であって、 V_C_Cラインと、上記入力用インバータの出力ライ
ンlとの間に、直列接続した第1の抵抗及びコンデンサ
を、該抵抗を前記V_C_Cライン側にして接続すると
ともに、Pチャンネルのトランジスタのゲートを前記第
1の抵抗及びコンデンサの接続点に接続し、該トランジ
スタのドレインをV_C_Cラインに接続し、該トラン
ジスタのソースを前記ラインlに接続し、 前記ラインlと接地ラインとの間に、直列接続した第2
の抵抗及びコンデンサを、該抵抗を前記接地ライン側に
して接続するとともに、Nチャンネルのトランジスタの
ゲートを前記第2の抵抗及びコンデンサの接続点に接続
し、該トランジスタのドレインを前記ラインlに接続し
、該トランジスタのソースを前記接地ラインに接続し、 たことを特徴とする出力ノイズ抑制回路。(1) P channel and N channel that receive the output signal of the chip
A circuit added to an output buffer consisting of an input inverter made of channel transistors, and an output inverter made of P-channel and N-channel transistors that leads the output of the input inverter to an output pad for external connection. A first resistor and a capacitor connected in series are connected between the V_C_C line and the output line l of the input inverter, with the resistor facing the V_C_C line, and the gate of the P-channel transistor is connected. is connected to the connection point of the first resistor and the capacitor, the drain of the transistor is connected to the V_C_C line, the source of the transistor is connected to the line I, and a series connection is made between the line I and the ground line. The second connected
A resistor and a capacitor are connected with the resistor facing the ground line, the gate of an N-channel transistor is connected to the connection point of the second resistor and the capacitor, and the drain of the transistor is connected to the line l. An output noise suppression circuit characterized in that the source of the transistor is connected to the ground line.
路の出力ラインl_2がそれぞれ、出力インバータにお
けるPチャンネル及びNチャンネルのトランジスタの各
々のゲートに接続され、前記NAND回路には、チップ
よりの出力信号と、スリーステート制御信号の反転信号
とが入力され、前記NOR回路には、前記出力信号と、
スリーステート制御信号とが入力され、前記スリーステ
ート制御信号がLのときは、出力信号のH、Lに対応し
て出力パッドがH、Lにスイッチオンされ、スリーステ
ート制御信号がHのときは、出力パッドがH、Lからス
イッチオフされるスリーステート出力バッファに付加さ
れる回路であって、 上記ラインl_1と接地ラインとの間に、直列接続した
第1の抵抗及びコンデンサを、該抵抗を前記接地ライン
側にして接続するとともに、Nチャンネルのトランジス
タのゲートを前記第1の抵抗及びコンデンサの接続点に
接続し、該トランジスタのドレインを前記ラインl_1
に接続し、該トランジスタのソースを前記接地ラインに
接続し、 V_C_Cラインと、上記ラインl_2との間に、直列
接続した第2の抵抗及びコンデンサを、該抵抗を前記V
_C_Cライン側にして接続するとともに、Pチャンネ
ルのトランジスタのゲートを前記第2の抵抗及びコンデ
ンサの接続点に接続し、該トランジスタのドレインをV
_C_Cラインに接続し、該トランジスタのソースを前
記ラインl_2に接続し、たことを特徴とする出力ノイ
ズ抑制回路。(2) The output line l_1 of the NAND circuit and the output line l_2 of the NOR circuit are respectively connected to the gates of the P-channel and N-channel transistors in the output inverter, and the NAND circuit is connected to the output signal from the chip. , and an inverted signal of a three-state control signal are input to the NOR circuit, and the output signal and
A three-state control signal is input, and when the three-state control signal is L, the output pads are switched on to H and L in response to the H and L output signals, and when the three-state control signal is H, , a circuit added to a three-state output buffer whose output pads are switched off from H and L, the circuit including a first resistor and a capacitor connected in series between the line l_1 and the ground line; The gate of the N-channel transistor is connected to the connection point of the first resistor and capacitor, and the drain of the transistor is connected to the ground line l_1.
A second resistor and a capacitor are connected in series between the V_C_C line and the line l_2, and the source of the transistor is connected to the ground line.
At the same time, the gate of the P-channel transistor is connected to the connection point of the second resistor and capacitor, and the drain of the transistor is connected to the V
_C_C line, and a source of the transistor is connected to the line l_2.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1026083A JPH02206221A (en) | 1989-02-03 | 1989-02-03 | Output noise suppression circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1026083A JPH02206221A (en) | 1989-02-03 | 1989-02-03 | Output noise suppression circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02206221A true JPH02206221A (en) | 1990-08-16 |
Family
ID=12183729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1026083A Pending JPH02206221A (en) | 1989-02-03 | 1989-02-03 | Output noise suppression circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02206221A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011019119A (en) * | 2009-07-09 | 2011-01-27 | Fujitsu Semiconductor Ltd | Output buffer circuit |
CN112667018A (en) * | 2020-12-14 | 2021-04-16 | 思瑞浦微电子科技(苏州)股份有限公司 | Power supply electrifying overshoot-prevention circuit based on LDO (Low dropout regulator) |
-
1989
- 1989-02-03 JP JP1026083A patent/JPH02206221A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011019119A (en) * | 2009-07-09 | 2011-01-27 | Fujitsu Semiconductor Ltd | Output buffer circuit |
CN112667018A (en) * | 2020-12-14 | 2021-04-16 | 思瑞浦微电子科技(苏州)股份有限公司 | Power supply electrifying overshoot-prevention circuit based on LDO (Low dropout regulator) |
CN112667018B (en) * | 2020-12-14 | 2022-12-02 | 思瑞浦微电子科技(苏州)股份有限公司 | Power supply electrifying overshoot-prevention circuit based on LDO (Low dropout regulator) |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2922028B2 (en) | Output circuit of semiconductor integrated circuit | |
US10181852B1 (en) | Voltage translator with output slew rate control | |
US5153450A (en) | Programmable output drive circuit | |
US5218239A (en) | Selectable edge rate cmos output buffer circuit | |
US5120992A (en) | CMOS output driver with transition time control circuit | |
US5563532A (en) | Double filtering glitch eater for elimination of noise from signals on a SCSI bus | |
US5113098A (en) | Glitch remover circuit for transmission links | |
US5537067A (en) | Signal driver circuit operable to control signal rise and fall times | |
JP3386602B2 (en) | Output circuit device | |
US5155379A (en) | Clocked driver circuit stabilized against changes due to fluctuations in r.c. time constant | |
US6366114B1 (en) | Output buffer with control circuitry | |
US5130569A (en) | Power-on reset circuit | |
US10659051B1 (en) | Bidirectional voltage translator with pulse width control | |
US5808481A (en) | Output swing clamp for USB differential buffer | |
US5418486A (en) | Universal digital filter for noisy lines | |
US5489859A (en) | CMOS output circuit with high speed high impedance mode | |
CN116918257A (en) | Integrated Bus Interface Fall and Rise Time Accelerator Method | |
US6088206A (en) | Clamp circuit to limit overdrive of off chip driver | |
JPH0514167A (en) | Output driver circuit | |
JPH02206221A (en) | Output noise suppression circuit | |
US4540898A (en) | Clocked buffer circuit using a self-bootstrapping transistor | |
US5757217A (en) | Slow speed driver with controlled slew rate | |
US5933041A (en) | Output driver with constant source impedance | |
US6014046A (en) | Off chip driver (OCD) with variable drive capability for noise control | |
JPS62123827A (en) | Output circuit in semiconductor integrated circuit |