JPH02202651A

JPH02202651A - キャッシュメモリ装置

Info

Publication number: JPH02202651A
Application number: JP1023417A
Authority: JP
Inventors: Hitoshi Takagi; 均高木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-02-01
Filing date: 1989-02-01
Publication date: 1990-08-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１血欠ヱ本発明は情報処理装置に関し、特にキャッシュメモリ装
置に関する。

従来技術今日、多くの情報処理装置は仮想記憶方式を採用してい
る。この方式は、実際に情報処理装置に（ＪＩわってい
る主記憶のアドレス空間（実アドレス空間という）より
も大きなアドレス空間（仮想アドレス空間）を想定して
、この仮想アドレスと実アドレスの変換には、アドレス
変換表を用いるものである。仮想アドレスと実アドレス
との対応は［ページ」と呼ばれる単位で行われ、最も頻
繁にアクセスされるページを実アドレス空間に置き、他
のページはディスクなどの二次記憶に置かれる。

通常、変換表は主記憶に置かれている。毎回のメモリア
クセスの度に、この変換表をアクセスするのは性能を極
端に落とすことになる。何故なら、主記憶は通常情報処
理装置内の演算処理部のサイクルタイムに比べて２〜３
０倍遅いサイクルタイムを持つからである。このなめ、
演算処理部内に、アドレス変換バッファと呼ばれる小数
であるが、演算処理部のサイクルタイムと同じ程度のス
ピードのデープルを備えている。

同様に、主記憶中のテーブルについても、演算処理部内
に高速なバッファを備えている情報処理装置が多い、こ
れは、キャッシュメモリと呼ばれる。主記憶はブロック
と呼ばれる単位に分割され、そのブロック単位でキャッ
シュメモリにロードされる。

キャッシュメモリは通常主記憶の内容のコピーを保持す
るデータ部（データアレイＤＡ＞と、ＤＡに保持されて
いるデータのアドレスをＤＡの各ブロックに対応して保
持するアドレス部（アドレスアレイＡＡ）とからなる、
キャッシュメモリに対するアクセスは次のように行われ
る。まず、アクセスしたいアドレスとＡＡの各ブロック
に対する内容とを比較し、ＡＡ中に同じアドレスのエン
トリが存在したら、それに対応するＤＡのブロックを読
出ず、ＡＡのエントリには多くの場合実アドレスが、希
に仮想アドレスが格納される。

一方、今回の情報処理システムの大規模化に伴い、情報
処理装置の仮想アドレスを実アドレスは大幅に拡大され
ている。このため、両アドレスを表現するピント数は３
０ビツト以上になっている。

キャッシュメモリのＡＡに納められるアドレスも少なく
とも、ブロックを表わす３〜４ビツトとアドレス範囲に
よるグループ化で取除けるピッｌ〜を除いても、二十数
ビット必要となる。さらに、大きなアドレス空間を効率
よく運用するために、キャッシュメモリの容認も増加の
一途をなどついている。

この様に、ＡＡの容認は同じ傾向から発生した二つの要
求のため、各エントリの幅、各エントリの数とも増加す
る傾向がある。ＡＡのエントリに含まれるビット数（幅
）が増加すると、ＡＡを構成するＲ　Ａ　Ｍ　（Ｒａｎ
ｄｏｎ＾ｃｃｅｓｓ　Ｍｅｍｏｒｙ）が増加し、これら
をドライブするために多大なゲート数、および電力を必
要とする。また、キャッシュメモリのアクセスの度に比
較するビット数が増えることにより、回路の遅延時間が
増し情報処理装置の処理能力を決定するクロヴクサイク
ルはこの部分で決定されてしまう。

１１食旦光本発明の目的は、ＡＡのエントリに含まれるビット数（
幅）を少なくして、回路の遅延時間の縮小を図ったキャ
ッシュメモリ装置を提供することである。

九肌左璽蔦本発明によれば、入力された主記憶へのアクセス仮想ア
ドレスを実アドレスへ変換ずべく複数のエントリを有す
るアドレス変換バッファと、前記主記憶の格納データの
コピーを所定大きさのブロック単位で管理すべくブロッ
ク単位で保持するデータアレイと、前記ブロックに夫々
対応した前記主記憶のアドレスを特定する情報を保持す
るアドレスアレイと、前記アドレス変換バッファと前記
アドレスアレイとを前記アクセス仮想アドレスによる索
引結果によりキャツシュヒツトの有無を判定するキャツ
シュヒツト判定手段とを含むキャッシュメモリ装置であ
って、前記アドレスアレイは、前記アドレス変換バッフ
ァのエントリを特定する索引アドレス情報を保持してお
り、前記キャツシュヒツト判定手段は前記アドレス変換
バッファの索引アドレス情報と前記アドレスアレイの索
引結果とを比較するよう構成したことを特徴とするキャ
ッシュメモリ装置が得られる。

実施例次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

なお、本実施例では、仮想アドレス（ＶＡ）、実アドレ
ス（ＰＡ）共に３２ビツト、仮想記憶管理におけるペー
ジはＩＫバイト（Ｉ　Ｋ　＝　１０２４）とする、アド
レス変換バッファ（’Ｔ’　Ｌ　Ｂ　）およびキャッシ
ュメモリは２レベル（コンパートメント、ウェイともい
う）のセットアソシアティブ構成とする。’Ｉ’ＬＤの
アドレスは５１２とし、ページ番号（３２ビツトの仮想
アドレスからページ内アドレス分１０ビットを引いた２
２ビツト）の下位９ビツトでアドレッシングするとする
。この条件では、’Ｔ’　Ｌ　Ｂのキ一部（要求された
仮想アドレスと比較する部分でＴＬＢＫと称す）の各エ
ントリは１３ビツトの幅をもつ、ＴＬＢＫと対応して、
実ページ番号を持つＴＬＢのデータ部（ＴＬＢＤ）は２
２ビツトである。

キャッシュメモリはブロックサイズ１６バイトで、ペー
ジ内アドレスの上位６ビツトでアドレスアレイＡＡをア
ドレッシングする。即ちカラム数は６４である０通常で
あればアドレスアレイＡＡの各エントリにはＴＬＢＤと
同じ２２ビツトが格納されるはずであるが、本発明では
、ＴＬＢをアドレッシングする９ビツトのみで良いこと
になる。

次にキャッシュメモリの読出し動作について説明する。

このキャッシュメモリにはアクセス要求仮想アドレスが
、信号線１０１を通じて仮想アドレスレジスタ（ＶＡＲ
）２に納められる。ＶＡＲ２によって、アドレス変換バ
ッファ（ＴＬＢ）３とアドレスアレイ（ＡＡ＞４が並列
にアクセスされる。先ず、１’　Ｌ　Ｂ　３はＶＡＲ２
に納められた仮想アドレスのうち、仮想ページ番号の下
位９ビツトでアドレッシングされる。これは信号線１０
３によって行われる。これにより指定されたＴＬＢ３の
キ一部（ＴＬＢＫ）とＴＬＢ３のデータ部（ＴＬＢＤ）
の各レベルのエントリに納められた内容が読出される。

Ｔ　Ｌ　Ｂ　Ｋの読出しデータは夫々ＶＡＲ２の仮想ペ
ージ番号の上位１３ビツトと比較回路１１および１２に
よって比較され、一致したときのみそれらの出力信号線
１１５および１１６が論理値１となる。

なお、与えられた仮想アドレスに対して、２つのレベル
のうち、いずれか一方しか一致しないように’Ｔ’　Ｌ
　Ｂの登録方法は制御されている。

与えられた仮想アドレスに対して、Ｔ　Ｌ　Ｂ　Ｋの内
容が一致しなとき、これをＴＬＢヒツトと言う。

また、信号線１１５および１１６に与えられている論理
的意味をヒツト信号と言う。

Ｔ　Ｌ　Ｂ　Ｄの出力は対応するＴＬＢＫによるヒツト
信号により、実アドレスセレクタ（ＰＸ）１８で選択さ
れ、実アドレスレジスタ（ＰＡＲ）５に格納される。

一方、アドレスアレイ（ＡＡ）４はＶＡＲ２に納められ
た仮想アドレスのページ内アドレスの部分の上位６ビツ
トによってアドレッシングされる（信号線１０５　）　
、信号線１０５のアドレスによって選ばれた２つのレベ
ルのデータは、比較回路１４および１５によって、信号
ｌｌ１１０３のＴＬＢをアドレッシングした仮想ページ
番号の下位９ビツトと比較される。

ＡＡ４内には、ＴＬＢのエントリのうち一つを特定する
ＴＬＢアドレスと、’Ｉ’　Ｌ　Ｂのレベルが納められ
ている。よって、比較回路１４と１５は午えられた仮想
アドレスのうち、’ｒ’　Ｌ　Ｂアドレスに当る部分（
信号線１０３）と、上述のＡＡ４内の２つの情報、そし
てＴＬＢの各レベルのヒツト信号１１５および１１６を
入力とする。

比較回路１４および１５の詳細を第３図に示す。

ＴＬＢアドレスは比較器２０１によって比較される。

信号線１１３は２ビツトの情報で、ＡＡ４に納められて
いる１′１、ＢアドレスがどちらのＴＬＢのレベルかを
示している。アンド回路２０２および２０３はＴＬＢの
二つのヒツト信号１１５および１１６と信号線１１３［
１”度、信号線１１５と１１６と同じ対応を示す２本の
線である）との一致を調べている。いずれかが一致して
いれば、オア回路２０４の出力２０９は論理値１になり
、アンド回路２０５で先の比較器２０１の比較出力２０
８の有効条件を与える。

比較回路１４および１５の出力は２ビツトのヒツトレベ
ルレジスタ（ＡＨＲ）６に納められる。

ＡＨＲ６の内容によって次のサイクルの動作が決定する
。

■Ａ　ＨＲ６のいずれかのビットが論理１のとき。

このときの状態をキャツシュヒツトという、データアレ
イ（ＤＡ）８がアクセスされ、読出しデータがリードデ
ータレジスタ（ＲＤＲ）１０に納められる。ＤＡ８はＰ
ＡＲ５の下位１０ビツト、即ちページ内アドレスでアド
レッシングされる。各レベルに対応したデータが読出さ
れ、データセレフタ（ＤＸ＞９で、ＡＨＨ６に納められ
ているヒツトしたレベルの方が選択され、ＲＤＲＩＯに
格納される。ＲＤＲＩＯに納められたデータは信号線１
１３により、要求元へ返送される。

■ＡＨＲ６のいずれのビットも論理０のとき。

このときの状態をキャッシュミスという、ＡＨＨにキャ
ッシュのヒツト信号が納められたと同時に別の２つのレ
ジスタにもキャッシュミス時に必要な情報が納められる
。キャッシュ登録アドレスレジスタ（ＣＡＲ）７には、
キャッシュミスを引き起こした要求アドレスのＴＬＢア
ドレスが納められ、Ｔ　Ｌ　Ｂレベルレジスタ（ＴＲ）
１７には、ＴＬＢヒツトしたレベルが納められる。

キャッシュミスが認識されると、ＣＡＲ７とＴＲ１７の
内容は先ず、夫々アドレスアレイ書込みレジスタ（ＡＷ
Ｒ）２０とＴＬＢレベル書込みレジスタ（Ｗ’Ｉ”Ｒ）
２１に納められる。そして、ＡＨＨ２０とＷＴＲ２１は
ＡＡ４の対応する部分に書込まれる。アドレスアレイ書
込みレベルレジスタ＜ＡＷＬＲ）１９は、ＡＡ４のどち
らのレベルに書込むかを指示するものである。ＡＷＬＲ
１９の内容は適当な方法で決定される。

一方、要求されたデータをキャッシュメモリへ主記憶か
らロードする必要がある。そのため、Ｐ／ｌＲ５のアド
レスを主記憶へ送り、該当するブロックのデータをＤＡ
８ヘロードする。

ＡＡ４の書込みおよびＤＡ８へのロードの終了後、もう
−度、要求された仮想アドレスでキャッシュメモリがア
クセスされ、今度はキャツシュヒツトとなる。前述のよ
うに、ＴＬＢ３には仮想アドレスと実アドレスの変換表
の一部の写しが置かれている。そして、もしキャッシュ
メモリ１に要求された仮想アドレスに対するＴＬＢ３の
エントリが無い場合には、主記憶にある変換表をＴＬＤ
にコピーする必要がある。それを行うにはいろいろな方
法がある。ここでは、その詳細については述べない。

さて、’Ｉ’　Ｌ　Ｂ　３が書換えられたとしよう、す
ると、書換えられたエントリには以前とは別の仮想アド
レスと実アドレスの組が納められている。但し、ＴＬＢ
のアドレスは同一である。もし、ＡＡ４に書換える前の
ＴＬＢ３のそのエントリを指ず情報が納められていると
、矛盾を起こす、そこで、Ｔ　Ｌ’　Ｂ　３に対する書
換えが起った場合、キャッシュの内容を全て無効化する
。このようにすると、以降キャッシュミスが続くが、自
然と新しいゴＬＢ３のエントリと仮想／実アドレスの対
応がＡＡ４に反映されるようになる。キャッシュメモリ
の無効化はＡＡ４の’Ｉ”　Ｌ、　Ｂのレベルを格納し
ている２ビツトの両方を論理０にすることにより行われ
る。

第２図は本発明の他の実施例のブロック図であり、第１
図と同等部分は同一符号により示されている。信号線１
０１を通じて要求されるアドレスは、仮想アドレスだけ
でなく、実アドレスの場合らあり得る。実アドレスアク
セスの比率が小さい場合には、このキャッシュメモリを
使用せずに直接主記憶にアクセス要求を出しても良い、
比率が大きい場合には、キャッシュメモリを使用する方
が望ましい。

このため、本発明では実アドレスアクセスにも’１’　
Ｌ　Ｂを使い（実アドレス→実アドレスの恒等変換１Ｔ
ＬＢの各エントリに実アドレスアクセスか否かのビット
を持つ。

リクエストレジスタＲＱＲ１３には信号線１５０を通じ
てＶＡＲ２に要求されたアドレスが納められる時に、そ
のアクセス要求が実アドレスか否かが納められる。ＴＬ
ＢＫとＶＡＲ２の内容を比較するとき、ＴＬＢＢ内の実
アドレスアクセスを表わずビットとＲＱＲ１３の内容が
比較される。

第４図は比較器！ｉ＠１１および１２の内部を示したも
のである。比較器２５０でＴＬＢ３と要求アドレスとを
比較し、比較器２５１でアクセスの種類を比較する。ア
ンド回路２５２は、上記の両者の比較器の出力が共に論
理１のときのみ出力１１５を論理１となる。また、’ｒ
”　Ｌ　Ｂのエントリの書換え時、ＲＱＲ１３の内容を
ＴＬＢ３に書込む。

ｌ肌座素工この様に、本発明によれば、キャッシュメモリのアドレ
スアレイ（ＡＡ）にアドレスの代りにＴＬＢのエントリ
を特定する情報を格納するようにしたので、ＡＡを構成
するに必要なビット数が削減され、もって遅延時間、ハ
ードウェア量、電力量の減少が可能となるという効果が
ある。

また、ＴＬＢ各エフェントリそのエントリが行うアドレ
ス変換が実アドレスから実アドレスへの恒等変換である
ことを示す情報を格納することにより、同様に高速な処
理動作が可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図、第２図
は本発明の他の実施例のシステムブロック図、第３図は
第１図のブロックの比較回路Ｉ４の具体例を示す図、第
４図は第２図のブロックの比較回路１１の具体例を示す
図である。主要部分の符号の説明２・・・・・・仮想アドレスレジスタ３・・・・・・アドレス変換バッファ４・・・・・・アドレスアレイ５・・・・・・実アドレスレジスタ８・・・・・・データアレイ１１．１２，１４．１５・・・・・・比較器

Claims

【特許請求の範囲】

（１）入力された主記憶へのアクセス仮想アドレスを実
アドレスへ変換すべく複数のエントリを有するアドレス
変換バッファと、前記主記憶の格納データのコピーを所
定大きさのブロック単位で管理すべくブロック単位で保
持するデータアレイと、前記ブロックに夫々対応した前
記主記憶のアドレスを特定する情報を保持するアドレス
アレイと、前記アドレス変換バッファと前記アドレスア
レイとを前記アクセス仮想アドレスによる索引結果によ
りキャッシュヒットの有無を判定するキャッシュヒット
判定手段とを含むキャッシュメモリ装置であって、前記
アドレスアレイは、前記アドレス変換バッファのエント
リを特定する索引アドレス情報を保持しており、前記キ
ャッシュヒット判定手段は前記アドレス変換バッファの
索引アドレス情報と前記アドレスアレイの索引結果とを
比較するよう構成したことを特徴とするキャッシュメモ
リ装置。