JPH0220179B2 - - Google Patents
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- JPH0220179B2 JPH0220179B2 JP18866383A JP18866383A JPH0220179B2 JP H0220179 B2 JPH0220179 B2 JP H0220179B2 JP 18866383 A JP18866383 A JP 18866383A JP 18866383 A JP18866383 A JP 18866383A JP H0220179 B2 JPH0220179 B2 JP H0220179B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はAGC回路に係わり、特に受信電波型
式を切換えるモード切換手段がデジタル形の無線
通信機に適用するAGC回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an AGC circuit, and more particularly to an AGC circuit applied to a wireless communication device in which mode switching means for switching received radio wave types is digital.
AGC回路には尖頭値AGC・平均値AGC等各種
方式のAGC回路があり、無線通信機では電波型
式がSSBでは尖頭値AGC・AMでは平均値AGC
が使用される。電波型式の選択には第１図に示す
ようにアツプダウンカウンタからなるパルス積算
カウンタ６を操作パネル５に設けたモード選択用
アツプ釦９並びにモード選択用ダウン釦１０を操
作してモード選択情報を生成する方法がある。こ
の方式ではモード選択情報はパルス積算カウンタ
６の積算値をデータバス６ａを介して被制御回路
へ並列に出力する。アンテナ１からの受信信号f1
はRFユニツト２、中間周波回路３、オーデイオ
回路４、端子４ａを経由し出力信号f0として後段
の各種回路へ送出される。AGC回路はAGC検波
回路７、時定数回路８から構成される。パルス積
算カウンタ６の積算値はダイオード等で形成され
る布線論理回路（図示してない）を含む抵抗、コ
ンデンサからなる時定数回路へ送出されモードに
応じた時定数を生成するようになつている。
There are various types of AGC circuits such as peak value AGC and average value AGC, and in wireless communication equipment, the radio wave type is peak value AGC for SSB and average value AGC for AM.
is used. To select the radio wave type, as shown in FIG. 1, a pulse integration counter 6 consisting of an up-down counter is operated on the mode selection up button 9 and the mode selection down button 10 provided on the operation panel 5 to display mode selection information. There is a way to generate it. In this system, mode selection information is obtained by outputting the integrated value of the pulse integrating counter 6 in parallel to the controlled circuit via the data bus 6a. Received signal f 1 from antenna 1
is sent to various subsequent circuits as an output signal f 0 via the RF unit 2, intermediate frequency circuit 3, audio circuit 4, and terminal 4a. The AGC circuit is composed of an AGC detection circuit 7 and a time constant circuit 8. The integrated value of the pulse integrating counter 6 is sent to a time constant circuit consisting of a resistor and a capacitor including a wired logic circuit (not shown) formed by a diode, etc., and generates a time constant according to the mode. There is.
従来のAGC回路はAGC検波回路７および時定
数回路８がアナログ量であるため操作パネル５に
可変抵抗器等のアナログ的制御部材を設けない場
合、即わち、パルス積算カウンタ６のようなデジ
タル量を制御情報とする回路では制御できない欠
点を有している。
In the conventional AGC circuit, since the AGC detection circuit 7 and the time constant circuit 8 are analog quantities, when analog control members such as a variable resistor are not provided on the operation panel 5, in other words, a digital control member such as a pulse integration counter 6 is used. It has the disadvantage that it cannot be controlled by a circuit that uses quantity as control information.
本発明は上述した点にかんがみなされたもので
デジタル形モード選択回路を設けたコンピユータ
エイドの無線通信機に適用可能なAGC回路を提
供することを目的とする。 The present invention has been made in consideration of the above points, and an object of the present invention is to provide an AGC circuit that is applicable to a computer aided wireless communication device provided with a digital mode selection circuit.
本発明はデジタル形モード選択回路を形成する
パルス積算カウンタの積算値をモード選択情報と
している。このモード選択情報でプログラマブル
カウンタをプログラムしパルス発生回路で発生す
るパルスを分周する。この分周されたパルスで時
定数回路に設けられた時定数用コンデンサの充電
回路をスイツチングするスイツチング回路を制御
し所望の時定数を得るよう構成する。
In the present invention, the integrated value of a pulse integrating counter forming a digital mode selection circuit is used as mode selection information. A programmable counter is programmed using this mode selection information to divide the frequency of the pulses generated by the pulse generation circuit. The frequency-divided pulses are used to control a switching circuit that switches a charging circuit for a time constant capacitor provided in the time constant circuit, so as to obtain a desired time constant.
第２図は本発明の一実施例を示すAGC回路の
一部回路図を含むブロツク図である。第２図につ
いて説明する。図中６はパルス積算カウンタであ
る。パルス積算カウンタ６は操作パネル５に設け
られたモード選択用アツプ釦９並びにモード選択
用ダウン釦１０の操作により発生する加算パルス
または減算パルスを積算する。選択されたモード
を表示するため、積算値で形成されたモード選択
情報をデイスプレイ（図示してない）で表示す
る。また、モード選択情報はデータバス６ａを介
して被制御回路へ送出される。
FIG. 2 is a block diagram including a partial circuit diagram of an AGC circuit showing one embodiment of the present invention. FIG. 2 will be explained. 6 in the figure is a pulse integration counter. The pulse integration counter 6 integrates addition pulses or subtraction pulses generated by operating the mode selection up button 9 and mode selection down button 10 provided on the operation panel 5. In order to display the selected mode, mode selection information formed by the integrated value is displayed on a display (not shown). Further, mode selection information is sent to the controlled circuit via the data bus 6a.
プログラマブルカウンタ１３はパルス積算カウ
ンタ６の積算値で形成されたモード選択情報をデ
ータバス６ｂ、デコーダ１１およびデータバス１
１ａを経由し分周情報として入力される。パルス
発生回路１２からプログラマブルカウンタ１３へ
送出されたパルスは分周情報に応じて分周されイ
ンバータ１４を介し時定数回路１５のスイツチン
グ端子１５ａへ出力される。 The programmable counter 13 transmits the mode selection information formed by the integrated value of the pulse integrating counter 6 to the data bus 6b, the decoder 11 and the data bus 1.
It is input as frequency division information via 1a. The pulses sent from the pulse generation circuit 12 to the programmable counter 13 are frequency-divided according to frequency division information and output to the switching terminal 15a of the time constant circuit 15 via the inverter 14.
時定数回路１５は時定数用コンデンサC1、時
定数用抵抗R1およびスイツチ用トランジスタQ1
で構成されている。時定数用コンデンサC1の一
端は基準電位点に接続され、他端は時定数用抵抗
R1の一端と共に時定数用端子１５ｂへ接続され
ている。 The time constant circuit 15 includes a time constant capacitor C 1 , a time constant resistor R 1 and a switch transistor Q 1
It is made up of. One end of the time constant capacitor C1 is connected to the reference potential point, and the other end is the time constant resistor.
It is connected to the time constant terminal 15b together with one end of R1 .
時定数用端子１５ｂはＸ−X′結線を介して
AGCラインとなり被制御回路へ接続される。ス
イツチ用トランジスタQ1はベースにプログラマ
ブルカウンタ１３から出力される分周パルスをイ
ンバータ１４、スイツチング端子１５ａを介して
入力されたとき動作する。コレクタは時定数用抵
抗R1の他端と結線されているから抵抗R3とR4で
形成されるバイアス電圧Vbはエミツタ、コレク
タ、抵抗R1からなる充電回路で時定数用コンデ
ンサC1を充電する。放電回路は時定数用端子１
５ｂ、Ｘ−X′結線、アンプ用トランジスタQ2の
コレクタ、エミツタ、抵抗R5、および基準電位
点で形成される。 The time constant terminal 15b is connected via the X-X' connection.
It becomes an AGC line and is connected to the controlled circuit. The switching transistor Q1 operates when a frequency-divided pulse outputted from the programmable counter 13 is inputted to its base via the inverter 14 and the switching terminal 15a. Since the collector is connected to the other end of the time constant resistor R 1 , the bias voltage V b formed by the resistors R 3 and R 4 is connected to the time constant capacitor C 1 in the charging circuit consisting of the emitter, collector, and resistor R 1 . to charge. The discharge circuit is time constant terminal 1
5b, formed by the X-X' connection, the collector and emitter of the amplifier transistor Q2 , the resistor R5 , and the reference potential point.
ここで、AGC検波回路７で生成された検波出
力はAGC電圧としてアンプ用トランジスタQ2の
コレクタからAGCラインへ供給される。AGCラ
インには時定数用コンデンサC1および時定数用
抵抗R1からなる時定数回路１５が接続されてい
るからこの時定数回路１５の時定数特性にしたが
つてAGC電圧のレベルが定まり、被制御回路が
制御される。時定数特性は分周パルスに応じて変
化するのでモードに対応したAGC電圧を発生で
きる。 Here, the detection output generated by the AGC detection circuit 7 is supplied as an AGC voltage from the collector of the amplifier transistor Q 2 to the AGC line. Since a time constant circuit 15 consisting of a time constant capacitor C 1 and a time constant resistor R 1 is connected to the AGC line, the level of the AGC voltage is determined according to the time constant characteristics of this time constant circuit 15. A control circuit is controlled. Since the time constant characteristics change according to the divided pulse, it is possible to generate an AGC voltage that corresponds to the mode.
上述した実施例ではスイツチ用トランジスタ
Q1への分周パルスは周期を変化するよう構成し
てあるが分周パルスの幅を同時に変化するよう構
成してもよい。 In the above embodiment, the switch transistor
Although the frequency division pulse to Q1 is configured to change the period, it may be configured to change the width of the frequency division pulse at the same time.
本発明によるAGC回路はデジタル的なモード
選択情報によりプログラムされるプログラマブル
カウンタと、プログラマブルカウンタから出力さ
れる分周パルスで動作するスイツチング手段と、
時定数用コンデンサの充電回路をスイツチング手
段でスイツチされる時定数回路と、を具備した構
成としてあるため時定数特性がパルス周期および
幅にしたがつて定まるところに特長を有してい
る。
The AGC circuit according to the present invention includes a programmable counter programmed by digital mode selection information, a switching means operated by a divided pulse outputted from the programmable counter,
Since it is configured to include a time constant circuit in which a charging circuit for a time constant capacitor is switched by a switching means, it has a feature in that the time constant characteristic is determined according to the pulse period and width.
このため、デジタル的な制御情報により送受信
回路を制御するよう形成された無線通信機の
AGC回路に適用すれば回路相互のインタフエイ
スが改善され部品点数を削減できる効果がある。 For this reason, wireless communication devices configured to control transmitting and receiving circuits using digital control information are
If applied to AGC circuits, it will improve the interface between circuits and reduce the number of parts.
第１図は従来のAGC回路のブロツク図、第２
図は本発明によるAGC回路の一実施例を示す一
部回路図を含むブロツク図である。
１……アンテナ、２……RFユニツト、３……
中間周波回路、４……オーデイオ回路、５……操
作パネル、６……パネル積算カウンタ、７……
AGC検波回路、８……時定数回路、９……モー
ド選択用アツプ釦、１０……モード選択用ダウン
釦、１１……デコーダ、１２……パルス発生回
路、１３……プログラマブルカウンタ、１４……
インバータ、C1……コンデンサ、R1，R2，R3，
R4，R5……抵抗、Q1，Q2……トランジスタ。
Figure 1 is a block diagram of a conventional AGC circuit, Figure 2 is a block diagram of a conventional AGC circuit.
The figure is a block diagram including a partial circuit diagram showing an embodiment of the AGC circuit according to the present invention. 1...Antenna, 2...RF unit, 3...
Intermediate frequency circuit, 4...Audio circuit, 5...Operation panel, 6...Panel integration counter, 7...
AGC detection circuit, 8... Time constant circuit, 9... Up button for mode selection, 10... Down button for mode selection, 11... Decoder, 12... Pulse generation circuit, 13... Programmable counter, 14...
Inverter, C 1 ... Capacitor, R 1 , R 2 , R 3 ,
R 4 , R 5 ...Resistor, Q 1 , Q 2 ...Transistor.
Claims (1)
ル型モード選択回路と、AGC電圧を発生する
AGC検波回路と、AGC電圧に係わる時定数用コ
ンデンサの充電時間をデジタル形モード選択回路
から出力されるモード選択情報に応じて変更する
充電時間変更手段と、を具備したAGC回路にお
いて、上記モード選択情報によりプログラムされ
るプログラマブルカウンタと、上記プログラマブ
ルカウンタから出力される分周パルスで動作する
スイツチング手段と、上記時定数用コンデンサの
充電回路を上記スイツチング手段でスイツチされ
る時定数回路と、を具備し、モード選択情報に応
じてAGC電圧の動作特性を変更するよう構成し
たことを特徴とするAGC回路。1 Digital mode selection circuit that selects the radio wave format handled by the receiving circuit and generates the AGC voltage
In the AGC circuit equipped with an AGC detection circuit and a charging time changing means for changing the charging time of a time constant capacitor related to the AGC voltage according to mode selection information output from a digital mode selection circuit, the above mode selection is performed. It comprises a programmable counter programmed by information, a switching means operated by a divided pulse outputted from the programmable counter, and a time constant circuit in which a charging circuit for the time constant capacitor is switched by the switching means. , an AGC circuit configured to change operating characteristics of an AGC voltage according to mode selection information.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18866383A JPS6080326A (en) | 1983-10-08 | 1983-10-08 | Agc circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18866383A JPS6080326A (en) | 1983-10-08 | 1983-10-08 | Agc circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6080326A JPS6080326A (en) | 1985-05-08 |
| JPH0220179B2 true JPH0220179B2 (en) | 1990-05-08 |
Family
ID=16227668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18866383A Granted JPS6080326A (en) | 1983-10-08 | 1983-10-08 | Agc circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6080326A (en) |
-
1983
- 1983-10-08 JP JP18866383A patent/JPS6080326A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6080326A (en) | 1985-05-08 |
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