JPH0220071A - Light erasing type semiconductor memory element - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 230000001678 irradiating effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims 1
- 150000004706 metal oxides Chemical class 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 7
- 230000031700 light absorption Effects 0.000 abstract description 5
- -1 silicon oxide nitride Chemical class 0.000 abstract 3
- 238000010521 absorption reaction Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
- G01R31/52—Testing for short-circuits, leakage current or ground faults
-
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、光消去型記憶素子（ＥＰＲＯＭ）、特にその
消去特性に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application 1] The present invention relates to an optically erasable memory element (EPROM), and particularly to its erasing characteristics.
本発明は、ＥＦＲＯＭの光消去時間をＥＰＲＯＭのフロ
ーティングゲート上の絶縁膜構造を最適化することによ
り、短縮化するものである。The present invention shortens the photo-erasing time of an EFROM by optimizing the structure of the insulating film on the floating gate of the EPROM.
［従来の技術］
今までのＥＰＲＯＭ構造においては、フローティングゲ
ート上の絶縁膜に関しては顧慮されることがほとんどな
かった。このため第２図に示したように、フローティン
グ電極１上の絶縁膜３はジノコン酸化膜であることが多
かった。しかし絶縁膜３内での光の反射、吸収を考える
と絶縁膜３の厚さや屈折率が消去特性に影響を与えるは
ずで、この点について検討する余地があった。なお、２
は制御電極である。[Prior Art] In conventional EPROM structures, little consideration has been given to the insulating film on the floating gate. For this reason, as shown in FIG. 2, the insulating film 3 on the floating electrode 1 is often a dinocon oxide film. However, considering the reflection and absorption of light within the insulating film 3, the thickness and refractive index of the insulating film 3 should affect the erasing characteristics, and there is room to study this point. In addition, 2
is the control electrode.
［発明が解決しようとする課題］
ＥＰＲＯＭの構造は、トランジスタ上にフロティング電
極（通常は多結晶シリコンを用いる）を設置した構造を
有している。以下にまずＥＦＲＯＭの動作を説明するこ
とにより問題点を明らかにする。[Problems to be Solved by the Invention] An EPROM has a structure in which a floating electrode (usually made of polycrystalline silicon) is provided on a transistor. The problems will be clarified by first explaining the operation of the EFROM.
ＥＰＲＯＭでは、電子を加速することにより、薄い絶縁
膜を通して、フローティングゲート電極に電荷を注入し
て、フローティング電°極電位を制御する。メモリ部分
は、フローティングゲートをゲート電極とする金属−酸
化物一半導体（ＭＯＳ）構造のトランジスタの形を有し
ている。よってフローティングゲートの電位によって、
メモリ部分（メモリセル）のトランジスタはＯＮ１０
Ｆ Ｆ状態を切り換えることができる。つまり電荷を注
入したメモリセルトランジスタはＯＮとなり、注入して
いないものはＯＦＦとなり、これによって１ｂｉｔの情
報を記憶することができる。In an EPROM, electric charges are injected into the floating gate electrode through a thin insulating film by accelerating electrons to control the floating electrode potential. The memory portion has the form of a transistor having a metal-oxide-semiconductor (MOS) structure with a floating gate as a gate electrode. Therefore, depending on the potential of the floating gate,
The transistor in the memory part (memory cell) is ON10.
FF state can be switched. In other words, the memory cell transistors to which charge has been injected are turned on, and those to which no charge has been injected are turned off, thereby making it possible to store 1 bit of information.
次にこの情報を消去するには、フローティング電極上の
電荷を消去しなければならない。これを行うためには、
光をフローティング電極に照射することによって行う。To then erase this information, the charge on the floating electrode must be erased. To do this,
This is done by irradiating the floating electrode with light.
フローティング電極が、例えば多結晶シリコンでできて
いるとするとき、所謂半導体のバンドギャグに相当する
エネルギー以上のエネルギーを有する光を照射すると、
多結晶シリコン中に、電子−正孔対が発生し、これによ
り余分の電荷が消去されてフローティング電極電位が電
荷注入前の状態に戻って消去されたことになる。よって
記憶状態を消去するためには、フローティング電極が効
率よく光吸収しなければならない。ところがこの効率が
必ずしもよくないため、消去には、３０分あるいは１時
間かかることもあった。If the floating electrode is made of, for example, polycrystalline silicon, then when it is irradiated with light having an energy higher than the energy equivalent to a so-called semiconductor band gag,
Electron-hole pairs are generated in the polycrystalline silicon, thereby erasing the excess charge and returning the floating electrode potential to the state before charge injection. Therefore, in order to erase the memory state, the floating electrode must efficiently absorb light. However, this efficiency is not always good, and erasing may take 30 minutes or even an hour.
これを実際のデータで示したのが第３図の曲線４である
。この第３図は、縦軸にトランジスタの閾値電圧を゛と
り、横軸に光照射時間をとり、光照射時間によって、閾
値電圧がどのように変化するかを示したものである。閾
値電圧は最初５ｖ程度であったものが図に示したように
照射時間につれて下がっていく。よってより速やかに下
がるものほど消去時間が短か（、よい消去特性といえる
。Curve 4 in FIG. 3 shows this using actual data. In FIG. 3, the vertical axis represents the threshold voltage of the transistor, the horizontal axis represents the light irradiation time, and shows how the threshold voltage changes depending on the light irradiation time. The threshold voltage was initially about 5V, but as shown in the figure, it decreased as the irradiation time increased. Therefore, the faster the voltage decreases, the shorter the erasing time (or better erasing characteristics).
また、第４図の曲線７は、従来技術におけるフローティ
ングゲートの光エネルギー吸収率の変化を、シリコン酸
化膜厚を変えて理論的に計算したものである。これより
、最も効率のよい場合でも５０％が限界であることが分
かる。Further, curve 7 in FIG. 4 is a theoretical calculation of the change in optical energy absorption rate of the floating gate in the prior art by changing the silicon oxide film thickness. From this, it can be seen that even in the most efficient case, 50% is the limit.
〔課題を解決するための手段１
消去時間を短くするには、上で述べたようにフローティ
ングゲートが効率よく光吸収を行うようにすればよい。[Means for Solving the Problem 1] In order to shorten the erasing time, the floating gate may efficiently absorb light as described above.
ところでフローティングゲート上には層間絶縁膜や最終
保護膜（パッシベーション膜）のようなものがあって、
これらの光学的特性によってフローティングゲートの光
吸収率が変化することが考えられる。具体的には、多重
干渉効果によって、デバイスの反射率を下げることがで
きたとすると、逆に考えれば吸収率が上がることになる
はずである。このようなしくみは、メガネにおける反射
防止膜と同じ原理である。メガネの反射防止膜の場合に
、膜の屈折率と厚みを最適化する必要があるように、Ｅ
ＰＲＯＭの消去特性を改善する場合でもこれらを最適化
する必要がある０本発明は、第１図に示したようにフロ
ーティングゲート上のシリコン酸化膜３の上にシリコン
酸窒化膜をつけることにより消去特性の改善を行うもの
である。By the way, there are things like an interlayer insulating film and a final protective film (passivation film) on the floating gate.
It is thought that the light absorption rate of the floating gate changes depending on these optical characteristics. Specifically, if the reflectance of the device can be lowered due to multiple interference effects, then if we think about it the other way around, the absorption rate should increase. This mechanism is based on the same principle as the antireflection film in eyeglasses. Just as in the case of anti-reflection coatings for eyeglasses, the refractive index and thickness of the coating must be optimized.
Even if the erasing characteristics of PROM are to be improved, it is necessary to optimize these characteristics.The present invention, as shown in FIG. This is to improve the characteristics.
〔作用１
が今度は１莫と空気との界面（正確にいうと、屈折率の
異なる物質の界面）でまた反射と透過を起こして、そこ
で反射した光が再びフローティングゲートに達する。と
いうようにして無限の過程が続く。そして最終的にフロ
ーティングゲートに吸収される量は、これらの無限の過
程を加え合わせた和となる。したがって、絶縁膜の膜厚
と屈折率を変えることにより吸収効率をよくできる可能
性がある。次にこの効果を実施例に沿って検討すること
にする。[Effect 1] will now cause reflection and transmission again at the interface between 100g and air (to be precise, the interface between substances with different refractive indexes), and the light reflected there will reach the floating gate again. And so the process continues endlessly. The amount finally absorbed by the floating gate is the sum of these infinite processes. Therefore, it is possible to improve the absorption efficiency by changing the thickness and refractive index of the insulating film. Next, this effect will be examined based on examples.
［実施例］
（実施例１）
第１図は、本発明による光消去型半導体素子の断面であ
り、フローティングゲート１の上に、コントロールゲー
ト２が形成され、更に、コントロールゲート２の上には
、シリコン酸化膜３とシリコン酸窒化膜とが順次形成さ
れていて、このシリコン酸窒化膜３ａにより消去特性の
改善をはかっている。[Example] (Example 1) FIG. 1 is a cross section of a photo-erasable semiconductor device according to the present invention, in which a control gate 2 is formed on a floating gate 1, and a control gate 2 is formed on a floating gate 1. , a silicon oxide film 3 and a silicon oxynitride film are sequentially formed, and this silicon oxynitride film 3a is intended to improve the erase characteristics.
以下に、詳しく本発明を説明する。The present invention will be explained in detail below.
まずフローティングゲート電極ｌとして、膜厚３０００
人のポリシリコンを用い、コントロール電極２に、膜厚
２５００人のポリシリコンを用い、その上に、膜厚１０
０００人のシリコン酸化膜３と、シリコン酸窒化膜３ａ
を４０００人つけた構造のデバイスを作り、この消去特
性をとったのが第３図の曲線５である。ここで曲線４は
シリコン酸化膜単独のときの消去特性である。First, as a floating gate electrode l, a film thickness of 3000
The control electrode 2 is made of human polysilicon with a film thickness of 2,500, and on top of that, a film with a film thickness of 10
000 silicon oxide film 3 and silicon oxynitride film 3a
Curve 5 in Fig. 3 is a device with a structure in which 4,000 people are attached, and this erasing characteristic is obtained. Here, curve 4 is the erase characteristic when the silicon oxide film is used alone.
すると第３図から分かるように、シリコン酸化膜−層（
曲線４）より上にシリコン酸窒化膜をつけたもの（曲線
５）の方が消去特性がよい。Then, as can be seen from Figure 3, the silicon oxide film layer (
The erase characteristic is better when the silicon oxynitride film is applied above the curve 4 (curve 5).
この効果を多重干渉計算により理論的に計算したのが第
４図である。ここで曲線９がシリコン酸化膜の上に、シ
リコン酸窒化膜をつけて、シリコン酸窒化膜の膜厚を変
えたときの、フローティングゲート電極の光吸収率変化
である。これより、２層膜構造での、エネルギー吸収率
は、２９％≦ Ｉ ａｂｓ ５６６％
となり、シリコン酸化膜単独の場合より吸収率が上がる
ことが分かる。これは第３図の結果と合う、ところが第
３図では、シリコン酸化膜の上にコン窒化膜が光を吸収
するためであると考えられる６すると、シリコン酸化膜
（Ｓ ｉ Ｏｘ屈折率１．４６）がシリコン酸窒化膜（
Ｓ ｉ ０ｘＮｙ）を経てシリコン窒化膜（ＳｉＮ屈折
率２，０）に変化していく過程の中において、最適の酸
窒化膜組成があるものと考えられる。これを次の実施例
で確かめてみる。FIG. 4 shows a theoretical calculation of this effect using multiple interference calculation. Here, curve 9 shows the change in light absorption rate of the floating gate electrode when a silicon oxynitride film is formed on top of the silicon oxide film and the thickness of the silicon oxynitride film is changed. From this, it can be seen that the energy absorption rate in the two-layer film structure is 29%≦I abs 566%, which is higher than in the case of a silicon oxide film alone. This agrees with the results shown in FIG. 3. However, in FIG. 3, it is thought that this is because the silicon nitride film absorbs light on top of the silicon oxide film6. 46) is a silicon oxynitride film (
It is thought that an optimum oxynitride film composition exists during the process of changing from SiOxNy) to a silicon nitride film (SiN refractive index of 2.0). This will be confirmed in the next example.
（実施例２）
ここでは、実施例１と同じような構造の素子を作るが、
そのときのシリコン酸窒化膜の屈折率を変えて作製し、
その消去特性を調べた。その結果が第５図である。第５
図において、直接ｌＯは屈折率ｌ、６４、点１１は屈折
率１．７５．点１２は屈折率１．８５、直線１３は屈折
率が２．０の消去特性を示している。この結果より、屈
折率１７５付近が最もよ（，１，８５以上では光の吸収
の効果が大きくなって、消去効率の悪くなることが分か
る。こうして、シリコン酸化膜、シリコン酸窒化膜の２
層膜においては、シリコン酸窒化膜の屈折率が１．８５
以下にする必要のあることが明らかになる。(Example 2) Here, an element with the same structure as in Example 1 is made, but
By changing the refractive index of the silicon oxynitride film at that time,
We investigated its erasing properties. The result is shown in FIG. Fifth
In the figure, direct lO has a refractive index of l,64, and point 11 has a refractive index of 1.75. Point 12 indicates an erasure characteristic with a refractive index of 1.85, and straight line 13 indicates an erasure characteristic with a refractive index of 2.0. From this result, it can be seen that the refractive index around 175 is the best (,1, and above 1.85, the light absorption effect increases and the erasing efficiency deteriorates.
In the layered film, the refractive index of the silicon oxynitride film is 1.85.
It becomes clear what you need to do below.
［発明の効果］
以上実施例で示したように、本発明によれば光消去型半
導体記憶素子の消去特性が改善され、より短時間で消去
することができるようになることは明らかである。[Effects of the Invention] As shown in the examples above, it is clear that according to the present invention, the erasing characteristics of the photo-erasable semiconductor memory element are improved and erasing can be performed in a shorter time.
る。Ru.
ｌ・・・フローティングゲ ３・・・シリコン酸化膜 ト ４・・・シリコン酸窒化膜 以上 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助l...Floating game 3...Silicon oxide film to 4...Silicon oxynitride film that's all Applicant: Seiko Electronics Industries Co., Ltd. Agent: Patent Attorney: Keinosuke Hayashi
第１図は、本発明による光消去型半導体素子の縦断面図
、第２図は従来技術による素子の縦断面図、第３図は消
去特性の絶縁膜構造依存性を示す図、第４図は絶縁膜厚
によるエネルギー吸収率の理論計算結果を示す図、第５
図はシリコン酸窒化膜の屈折率による消去特性の変化を
示す図であ３Ｇシリコン酸窒イじ贋
＼
１フローティレフケ゛−ト ２
尤ユ角大型−半搏棒禾チの歿「面図
第
図
％采の尤二Ａ大を半導体索子の授訪面図躬
閾値電工（〕
下FIG. 1 is a vertical cross-sectional view of a photo-erasable semiconductor device according to the present invention, FIG. 2 is a vertical cross-sectional view of a device according to the prior art, FIG. 3 is a diagram showing the dependence of erasing characteristics on the insulating film structure, and FIG. Figure 5 shows the theoretical calculation results of energy absorption rate depending on insulation film thickness.
The figure shows the change in erasing characteristics depending on the refractive index of the silicon oxynitride film. Diagram % of the second A size of the semiconductor wire is presented by the threshold electrician (2)
Claims (1)
極下にフローティングゲートを有し、このフローティン
グゲートに電荷を注入することによって、情報の書き込
みを、またフローティング電極への光照射により情報の
消去を行うような光消去型半導体記憶素子において、フ
ローティング電極上の絶縁膜が、シリコン酸化膜と、屈
折率が１．８５以下であるところのシリコン酸窒化膜よ
り成る２層膜構造を有することを特徴とする光消去型半
導体素子。A metal-oxide semiconductor transistor structure has a floating gate below the gate electrode, and by injecting charge into the floating gate, information can be written, and by irradiating the floating electrode with light, information can be erased. In an erasable semiconductor memory element, the insulating film on the floating electrode has a two-layer film structure consisting of a silicon oxide film and a silicon oxynitride film having a refractive index of 1.85 or less. type semiconductor element.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170134A JPH0220071A (en) | 1988-07-07 | 1988-07-07 | Light erasing type semiconductor memory element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63170134A JPH0220071A (en) | 1988-07-07 | 1988-07-07 | Light erasing type semiconductor memory element |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0220071A true JPH0220071A (en) | 1990-01-23 |
Family
ID=15899291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63170134A Pending JPH0220071A (en) | 1988-07-07 | 1988-07-07 | Light erasing type semiconductor memory element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0220071A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563208A (en) * | 1991-02-21 | 1993-03-12 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture thereof |
| KR100654352B1 (en) * | 2005-05-11 | 2006-12-08 | 삼성전자주식회사 | Method for fabricating the semiconductor memory device and semiconductor memory device |
-
1988
- 1988-07-07 JP JP63170134A patent/JPH0220071A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0563208A (en) * | 1991-02-21 | 1993-03-12 | Toshiba Corp | Nonvolatile semiconductor memory and manufacture thereof |
| KR100654352B1 (en) * | 2005-05-11 | 2006-12-08 | 삼성전자주식회사 | Method for fabricating the semiconductor memory device and semiconductor memory device |
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