JPH02199926A - Nrz/rz conversion circuit - Google Patents
Nrz/rz conversion circuitInfo
- Publication number
- JPH02199926A JPH02199926A JP1875589A JP1875589A JPH02199926A JP H02199926 A JPH02199926 A JP H02199926A JP 1875589 A JP1875589 A JP 1875589A JP 1875589 A JP1875589 A JP 1875589A JP H02199926 A JPH02199926 A JP H02199926A
- Authority
- JP
- Japan
- Prior art keywords
- occupancy rate
- signal
- clock signal
- voltage
- nrz
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 20
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、テイジタル信号のNRZ信号をRZ信号に変
換するN)LZ/RZ変換回路に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to an N)LZ/RZ conversion circuit that converts an NRZ signal of a digital signal into an RZ signal.
(従来の技術)
従来のNRZ/RZ変換回路の一例を第3図を用いて説
明する。(Prior Art) An example of a conventional NRZ/RZ conversion circuit will be described with reference to FIG.
第3図において、データ信号入力端子11に入力したデ
ータ信号[ANDゲー)12の1つの入力端子に入力さ
れる。−万、クロック信号入力抱子13に入力したクロ
ック信号は、結合コンデンサ14により直流成分が除去
され、ANDゲート12の他方の入力端子に入力される
。In FIG. 3, a data signal (AND gate) 12 inputted to a data signal input terminal 11 is inputted to one input terminal. - The clock signal input to the clock signal input connector 13 has its DC component removed by the coupling capacitor 14, and is input to the other input terminal of the AND gate 12.
直流電圧源19の出力電圧は可変抵抗器6で分圧され抵
抗器17t?介してANDゲート12のクロック入力端
子に加えられる。ANDゲート12はNRZデータ信号
とクロック信号との論理積をとるので、RZ倍信号出力
端子18より出力される。The output voltage of the DC voltage source 19 is divided by the variable resistor 6 and the resistor 17t? The clock input terminal of the AND gate 12 is applied to the clock input terminal of the AND gate 12 via the clock input terminal. Since the AND gate 12 takes the logical product of the NRZ data signal and the clock signal, the RZ multiplied signal is outputted from the output terminal 18.
第4図は上記NRZ/RZ変換回路におけるRZ倍信号
占有率の調整方法を裁切するための図である。FIG. 4 is a diagram illustrating a method for adjusting the RZ multiplied signal occupation rate in the NRZ/RZ conversion circuit.
第4図に訃いて、41は第3図におけるデータ信号入力
端子11に入力するNRZ信号、42は第3図における
クロック信号入力端子13に入力し、結合コンデンサ1
4を通過後ANDゲート12に入力する例えば占有率5
0%のクロック信号である。■0は第3図において直流
電圧源19の出力電圧を可変抵抗器17で分圧後、抵抗
器17を介してANDゲート12のクロック入力端子に
印加さnib直流電圧であり、vthはANDゲート1
20入力閾値電圧である。43は、ANDゲート12の
出力波形である。第4図の例では、■oはVthより低
く設定しであるため、ANDゲート12の閾値電圧Vt
hに対するクロック信号の占有率は50%より小さくな
る。NRZ信号41とクロック信号42の論理積勿とる
ことにより占有率が50%より小さなRZ倍信号出力抱
子18に得られる。Referring to FIG. 4, 41 is an NRZ signal input to the data signal input terminal 11 in FIG. 3, 42 is an NRZ signal input to the clock signal input terminal 13 in FIG.
For example, the occupancy rate 5 is input to the AND gate 12 after passing through 4.
This is a 0% clock signal. ■0 in FIG. 3 is the nib DC voltage applied to the clock input terminal of the AND gate 12 via the resistor 17 after dividing the output voltage of the DC voltage source 19 by the variable resistor 17, and vth is the AND gate 1
20 input threshold voltages. 43 is the output waveform of the AND gate 12. In the example of FIG. 4, ■o is set lower than Vth, so the threshold voltage Vt of the AND gate 12
The occupation rate of the clock signal for h is less than 50%. By taking the logical product of the NRZ signal 41 and the clock signal 42, an RZ multiplied signal output holder 18 having an occupation rate of less than 50% is obtained.
(発明が解決しよりとする課題)
従来のN R,Z/几2変換回路は、このように可変抵
抗器を手動で調整して、ANL)ゲートのクロック信号
入力端子に加える直流電圧全変化させることにより、出
力RZ倍信号占有率t−調整する構成となっているので
、−度RZ信号の占有率を所望の値に調整しても、その
後、入力クロック信号の占有率が変わると、RZ倍信号
占有率は入力クロック信号の占有率に依存し。(Problem to be solved by the invention) In the conventional NR, Z/几2 conversion circuit, the variable resistor is manually adjusted in this way, and the total change in the DC voltage applied to the clock signal input terminal of the ANL/gate is controlled. Since the configuration is such that the output RZ signal occupancy rate is adjusted by t-, even if the occupancy rate of the RZ signal is adjusted to the desired value, if the occupancy rate of the input clock signal changes thereafter, The RZ multiplication signal occupancy rate depends on the occupancy rate of the input clock signal.
これに従って出力RZ倍信号占有率も変化する。Accordingly, the output RZ multiplied signal occupation rate also changes.
そのため従来のN几Z/RZ変換回路が中継器等の送信
回路に用いられた場合、伝送路に送信さnるRZ倍信号
占有率も変わり、これによって伝送路の受信側での識別
再生時点においては受信等化波形にジッタや符号量干渉
が生じて符号誤り率が大きくなるという欠点があった。Therefore, when the conventional N-Z/RZ conversion circuit is used in a transmitting circuit such as a repeater, the occupancy rate of the RZ signal sent to the transmission line also changes, which causes the identification and reproduction point at the receiving side of the transmission line to change. The disadvantage of this method is that jitter and code amount interference occur in the received equalized waveform, resulting in a high code error rate.
本発明の目的は上記欠点t−解決するもので。The object of the present invention is to overcome the above-mentioned drawbacks.
RZ倍信号占有率ケ一定に保持することにより伝送路受
信側での識別再生における符号誤り率を大きくすること
のないへ几Z/FLZ変換回路を提供することにある。An object of the present invention is to provide a Z/FLZ conversion circuit which does not increase the code error rate in identification reproduction on the receiving side of a transmission line by keeping the RZ double signal occupation rate constant.
(課題を解決するための手段)
前記目的を達成するために本発明によるNRZ/RZ変
換回路は直流電圧を町変手段を通して調整し、この調整
した直流電圧とクロック信号を加え、この加えた信号と
NRZ信号との論理積をとることにより前記NRZ信号
を所定の占有率を有するRZ倍信号変換するNRZ/R
Z変換回路において、前記クロック信号を一部分岐した
クロック信号の占V率を検出し、クロック信号の占有率
の検出結果に比例した電圧を出力する占有率検出回路を
設け、前記占有率検出回路出力を前記直流電圧として前
記町変手段に刃口えるように構成しである。(Means for Solving the Problems) In order to achieve the above object, the NRZ/RZ conversion circuit according to the present invention adjusts the DC voltage through the conversion means, adds the adjusted DC voltage and a clock signal, and converts the added signal to the DC voltage. NRZ/R converts the NRZ signal into an RZ signal having a predetermined occupancy rate by taking the logical product of the NRZ signal and the NRZ signal.
The Z conversion circuit includes an occupancy detection circuit that detects the occupancy of a clock signal obtained by partially branching the clock signal and outputs a voltage proportional to the detection result of the occupancy of the clock signal, and outputs the occupancy detection circuit. is configured to be applied to the voltage changing means as the DC voltage.
(実施例) 以下1図面を参照して本発明をさらに詳しく説明する。(Example) The present invention will be explained in more detail below with reference to one drawing.
第1図は本発明によるへRZ/RZ変換回路の実施例を
示す回路図である。データ信号入力端子lより入力した
データ信号はANDゲート2に入力さnる。−万、クロ
ック信号入力端子3に入カレ九クロック信号は結合コン
デンサ4により直流成分が除去される。クロック信号入
力端子3より人力したクロック信号は一部分岐してクロ
ック信号占有率検出回路5に入力され。FIG. 1 is a circuit diagram showing an embodiment of the RZ/RZ conversion circuit according to the present invention. A data signal input from the data signal input terminal l is input to an AND gate 2. 9, the DC component of the clock signal input to the clock signal input terminal 3 is removed by the coupling capacitor 4. A part of the clock signal manually input from the clock signal input terminal 3 is branched and inputted to the clock signal occupancy rate detection circuit 5.
検出した占有率に応じた直流電圧が占有率検出回路5よ
り出力され、可変抵抗器6に印加される。可変抵抗器6
は占有率検出回路5の出力直流電圧を分圧し1分圧値は
抵抗器7t−介してANDゲート2のクロック入力1子
に印加される。A DC voltage corresponding to the detected occupancy rate is output from the occupancy rate detection circuit 5 and applied to the variable resistor 6. Variable resistor 6
divides the output DC voltage of the occupancy rate detection circuit 5, and one divided voltage value is applied to one clock input of the AND gate 2 via the resistor 7t.
ANDゲート2はNRZデータ信号とクロック信号との
論理積をとることにより、RZ倍信号8の出力抱子より
出力される。The AND gate 2 performs a logical product of the NRZ data signal and the clock signal, and outputs the RZ multiplied signal 8 from the output terminal.
第2図は第1図の回路の動作を説明するための波形図で
ある。FIG. 2 is a waveform diagram for explaining the operation of the circuit of FIG. 1.
第2図において21は第1図におけるデータ信号入力端
子1に入力するNRZ信号、22の央線波形は第1図に
おけるクロック信号入力端子3に入力し、結合コンデン
サ4全通過後、ANDゲート2に入力する例えは占有率
50%のクロック信号である。■oは第1図において占
有率検出回路5の出力電圧を可変抵抗器6で分圧後、抵
抗器7を弁して印加される直流電圧。In FIG. 2, 21 is the NRZ signal input to the data signal input terminal 1 in FIG. 1, and the center line waveform 22 is input to the clock signal input terminal 3 in FIG. An example of an input signal is a clock signal with an occupancy rate of 50%. (2) In FIG. 1, o is a DC voltage that is applied after dividing the output voltage of the occupancy rate detection circuit 5 by a variable resistor 6 and then applying a voltage to a resistor 7.
VthHANDゲート2の閾値電圧である。V。VthHAND is the threshold voltage of gate 2. V.
は可変抵抗器6を調整することにより制御でき。can be controlled by adjusting the variable resistor 6.
第2図に示した例ではANDゲート2の閾値電圧Vth
より低く設定しであるためANL)ゲート2の閾値電圧
Vthに対するクロック信号の占有率に50%より小さ
くなる。したがってNRZ信号21とクロック信号22
との論理積をとることにより占有率が小さなRZ信号2
3が得らnる。In the example shown in FIG. 2, the threshold voltage Vth of AND gate 2
Since it is set lower, the occupation rate of the clock signal with respect to the threshold voltage Vth of the gate 2 (ANL) becomes smaller than 50%. Therefore, the NRZ signal 21 and the clock signal 22
RZ signal 2 with a small occupancy rate by taking the AND with
3 is obtained.
ここで、クロック信号入力端子3から入力するクロック
信号の占有率に変化が生じ、例えば第2囚の22に示し
念破線波形のように占有率が小さくなった場合、従来例
のNRZ/)(、Z変換回路ではANDゲート12の閾
値電圧Vthに対するクロック信号の占有率はさらに小
さくなるため第2図の23の点線波形に示したように1
(、Z信号の占有率が小さくなったが、本発明によるN
几Z/RZ変換回路では、占有率検出回路5において人
力クロック信号の占有率の低下を検出し、占弔−率の変
化の度合いに厄じて、可変抵抗器6で分圧して抵抗器7
t−介してANL)ゲート2のクロック信号入力端子に
加える直流電圧が、第2図の24に示す■o′となるよ
うにoT変低抵抗器6加える出力電圧を制御している。Here, if the occupancy rate of the clock signal input from the clock signal input terminal 3 changes and the occupancy rate becomes small, for example, as shown in the dashed line waveform shown in 22 of the second prisoner, the conventional example NRZ/)( , in the Z conversion circuit, the occupation rate of the clock signal with respect to the threshold voltage Vth of the AND gate 12 becomes even smaller.
(Although the occupancy rate of the Z signal has become smaller, the N
In the Z/RZ conversion circuit, the occupancy rate detection circuit 5 detects a decrease in the occupancy rate of the human clock signal, and depending on the degree of change in the occupancy rate, the voltage is divided by the variable resistor 6 and the voltage is applied to the resistor 7.
The output voltage applied to the oT variable resistor 6 is controlled so that the DC voltage applied to the clock signal input terminal of the gate 2 (through ANL) becomes ◯o' shown at 24 in FIG.
したがってRZ信号出力端子8に出力するRZ倍信号占
有率は変化しない。Therefore, the RZ multiplied signal occupancy rate output to the RZ signal output terminal 8 does not change.
(発明の効果)
以上、説明したように本発明によるN凡Z/RZ変換回
路は、入力クロック信号を一部分岐して占有率を検出し
、変化の度合いに応じて論理ゲートのクロック入力端子
に印刃口する直流電圧を制御するように構成しであるの
で、変換後のRZ倍信号占有率を一度設定した後は、入
力クロック信号の占有率は無関係に一定となるという効
果がある。(Effects of the Invention) As explained above, the NZ/RZ conversion circuit according to the present invention branches part of the input clock signal to detect the occupancy rate, and outputs the signal to the clock input terminal of the logic gate according to the degree of change. Since the configuration is such that the direct current voltage applied to the stamp is controlled, there is an effect that once the RZ multiplication signal occupancy rate after conversion is set, the occupancy rate of the input clock signal remains constant regardless.
第1図は本発明によるNB、Z/RZ変換回路の実施例
を示す回路図、第2図は第1図の動作を説明するための
タイミングチャート、第3図は従来のNRZyRZf換
回路の一例全回路回路図、第4図に従来例の動作を説明
するためのタイミングチャートである。
l、11・・・NRZ信号入力端子
2.12・・・ANDゲート
3.13・・・クロック信号入力端子
4.14・・・結合コンデンサ
5・・・占有率検出回路
6.16・・・可変抵抗器
7.17・・・抵抗器
8.18・・・RZ信号出力端子
9.19・・・直流電圧源
21 、41−7カN RZ信号
22.42・・・クロック信号
23.43・・・出力RZ倍信
号4・・・クロック信号
才3図
才4図
特許出願人 日本電気株式会社Fig. 1 is a circuit diagram showing an embodiment of the NB, Z/RZ conversion circuit according to the present invention, Fig. 2 is a timing chart for explaining the operation of Fig. 1, and Fig. 3 is an example of a conventional NRZyRZf conversion circuit. The entire circuit diagram and FIG. 4 are timing charts for explaining the operation of the conventional example. l, 11... NRZ signal input terminal 2.12... AND gate 3.13... Clock signal input terminal 4.14... Coupling capacitor 5... Occupancy rate detection circuit 6.16... Variable resistor 7.17...Resistor 8.18...RZ signal output terminal 9.19...DC voltage source 21, 41-7 N RZ signal 22.42...Clock signal 23.43 ...Output RZ double signal 4...Clock signal Figure 3 Figure 4 Patent applicant NEC Corporation
Claims (1)
電圧とクロック信号を加え、この加えた信号とNRZ信
号との論理積をとることにより前記NRZ信号を所定の
占有率を有するRZ信号に変換するNRZ/RZ変換回
路において、前記クロック信号を一部分岐したクロック
信号の占有率を検出し、クロック信号の占有率の検出結
果に比例した電圧を出力する占有率検出回路を設け、前
記占有率検出回路出力を前記直流電圧として前記可変手
段に加えるように構成したことを特徴とするNRZ/R
Z変換回路。The DC voltage is adjusted through a variable means, the adjusted DC voltage and a clock signal are added, and the added signal is ANDed with the NRZ signal to convert the NRZ signal into an RZ signal having a predetermined occupation rate. In the NRZ/RZ conversion circuit, an occupancy rate detection circuit is provided that detects the occupancy rate of a clock signal obtained by partially branching the clock signal, and outputs a voltage proportional to the detection result of the occupancy rate of the clock signal, and the occupancy rate detection circuit NRZ/R characterized in that the output is configured to be applied to the variable means as the DC voltage.
Z conversion circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1875589A JPH02199926A (en) | 1989-01-27 | 1989-01-27 | Nrz/rz conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1875589A JPH02199926A (en) | 1989-01-27 | 1989-01-27 | Nrz/rz conversion circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02199926A true JPH02199926A (en) | 1990-08-08 |
Family
ID=11980463
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1875589A Pending JPH02199926A (en) | 1989-01-27 | 1989-01-27 | Nrz/rz conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02199926A (en) |
-
1989
- 1989-01-27 JP JP1875589A patent/JPH02199926A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1574672B (en) | Data transfer apparatus for low voltage differential signaling | |
US4881041A (en) | Pulse width distortion correction circuit | |
EP0611059A2 (en) | A system for DC restoration of serially transmitted binary signals | |
US7268603B2 (en) | Method and apparatus for reducing duty cycle distortion of an output signal | |
JPH02199926A (en) | Nrz/rz conversion circuit | |
JP3463727B2 (en) | Clock pulse transmission circuit | |
US9454162B2 (en) | Calibration circuit and semiconductor device including the same | |
JPH02199927A (en) | Nrz/rz conversion circuit | |
JPS6251329A (en) | Code identification circuit | |
JPH02131615A (en) | Waveform recovery circuit | |
JP2002141956A (en) | Identification level automatic control circuit and control method, identification phase automatic control circuit and control method, and optical receiver | |
US5533057A (en) | High frequency signal detecting circuit | |
US3581111A (en) | Adaptive integrator for digital signals | |
JPH0344245A (en) | Threshold value setting device | |
JPS59148458A (en) | Optical receiver | |
JPS6411172B2 (en) | ||
JPH0441531B2 (en) | ||
JPS6264154A (en) | Optical reception circuit | |
JPH04266213A (en) | Pulse width adjusting circuit | |
JPH09294141A (en) | Digital optical signal reception circuit | |
JPS59160316A (en) | Waveform shaping circuit | |
JPH01272327A (en) | Sag correcting system | |
JPS59149416A (en) | Waveform shaping circuit | |
JPS6041332A (en) | Equalizing circuit of transmission line | |
JPS6373719A (en) | Bipolar code identification circuit |