JPH0219929A - プロダクションシステム並列実行処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、照合処理を並列化することにより高速化をは
かったプロダクションシステム並列実行方式に関する。

〔従来の技術〕

プロダクションシステムは知識を記述した知識ベースと
推論を行う推論エンジンから構成される。

知識ベースは、事実に関する知識であるファクトと、規
則に関する知識であるルールから成る。各々のファクト
は、ワーキングメモリ要素（ＷＭＥ）として記述され、
ワーキングメモリ　（ＷＭ＞と呼ばれる記憶頭載に記憶
される。また、各々のルールは条件を記述した左側部（
ＬＨ３部）と実行手続きを記述した右側部（ＲＨ３部）
とから成る。

ルールの左側部（ＬＨ３部）は１以上の条件要素から成
り１条件要素には、１以上の条件式が記述される。右側
部（ＲＨ３部）は１以上の実行要素から成り、実行要素
にはワーキングメモリ要素（ＷＭＥ）に対する更新・表
示および入力等の動作が記述される。

ワーキングメモリ要素（ＷＭＥ）は、各々、いずれかの
クラスに属しており、１以上の、属性名を持った変数か
ら構成される。この属性名を持った変数はスロットとよ
ばれ、スロットのもつ値はスロット値と呼ばれる。同一
クラスに属するワーキングメモリ要素（ＷＭＥ）はすべ
て同一のスロット構成を持っている０条件要素を構成す
る条件式には、スロット値と定数値との比較、スロット
値と変数との比較等が記述される０条件式がスロット値
と定数値との比較である場合にはその比較を満足するス
ロット値を持ったワーキングメモリ要素（ＷＭＥ）によ
って条件式は満足される。また１条件式がスロット値と
変数との比較である場合には５左側部（ＬＨ３部）の他
の条件要素に同一名の変数がなければ任意のスロット値
を持つワーキングメモリ要素（ＷＭＥ）によってその条
件式は満足され、左側部（ＬＨ３部）の他の条件要素の
条件式に同一名の変数が存在する場合には変数値が一意
となり、かつ、その変数を含む条件式を満足するスロッ
ト値を持ったワーキングメモリ要素（ＷＭＥ）が全ての
同一変数を持った条件要素について各々存在するとき、
それらのワーキングメモリの組合せ（ＷＭＥ群）によっ
て同一の変数を持った全ての条件式は満足される。ルー
ルの左側部（ＬＨ３部）の全ての条件要素の全ての条件
式を満足するワーキングメモリ要素の組合せ（ＷＭＥ群
）が存在するとき、左側部（Ｌ　ＨＳ部）はそのワーキ
ングメモリ要素の組合せ（ＷＭＥ群）によって満足され
たと言う。

推論エンジンは、照合フェーズ・競合解消フェーズ・ル
ール実行フェーズの繰り返しによって推論を行う。この
一連の動作は認知サイクルと呼ばれる。照合フェーズで
は全てのワーキングメモリ要素（ＷＭＥ）に対してルー
ルの左側部（ＬＨ３部）の条件要素に記述された条件式
を満足するか否かの照合を全てのルールの全ての条件要
素の条件式について行い、左側部（Ｌ　ＨＳ部）を満足
するワーキングメモリ要素の組合せ（ＷＭＥ群）とそれ
により満足されたルールの組の集合を生成する。この集
合は競合集合と呼ばれる。競合解消フェーズでは、Ｈ台
集合から実行すべきルールとワーキングメモリ要素（Ｗ
ＭＥ）との組を一つだけ選出する。ルール実行部は競合
解消フェーズで選出されたワーキングメモリ要素の組合
せ（ＷＭＥ群）に対して選出されたルールの右側部（Ｒ
Ｈ５部）を作用させる。

照合フェーズでは、一つのルールあたりの条件要素数を
αとして ルール数ＸＷＭＥ数　　　　　　　　　［回］の照合が
行われるため、推論に要する時間の殆ど全ては照合フェ
ーズにより費やされる。この照合時間を短縮する為、照
合時間短縮アルゴリズムとしてＲｅｔｅ−ｎ＋ａｔｃｈ
アルゴリズムが提案されている（例えば、［プロダクシ
ョンシステムと並列処理」１石１）享、情報処理、第２
６巻第３号（昭和６０年３月）参照）　、　ＲｅＬｅ−
ｍａｔｃｈアルゴリズムは。

照合結果をＭ積することにより、直前のルール実行フェ
ーズで更新されなかったワーキングメモリ要素（ＷＭＥ
）に対する照合を省略し、かつ、異なるルール間で共通
の条件要素の組（例えば左側部ＣＬＨ３部）として条件
要素のＭｉ＋Ａ、　Ｂ、　Ｃ１を持つルールと左側部（
ＬＨ３部）として条件要素の組＜Ａ、　　ｒ３．　Ｄ＋
を持つルールでは条件要素ｆＡ、Ｂｌが共通の条件要素
の組である）に対する照合を共有することにより、照合
フェーズにおける照合回数を大幅に削減する。Ｒｅ　Ｌ
ｅ−ｍａ　ｔｃｈアルゴリズムの処理の流れはＲｅＬｅ
−ｎｅｔｗｏｒｋとして図示できる。第６図にＲｅｔｅ
−ｎｅｔｗｏｒｋを示す。第６図において１はＲｅｔｅ
−ｎｅｔｗｏｒｋへのワーキングメモリ要素（ＷＭＥ）
の入力端である。２はスロットと定数値との比較を持つ
条件式の照合を行う部分で。

弁別ネットと呼ばれる。３はジョインノードと呼ばれ、
スロットと変数の比較を持つ二つの条件要素間で変数が
一意に決定するワーキングメモリ要素（ＷＭＥ）の組合
せが存在するか否かの照合を行い１条件要素を満足する
ワーキングメモリ要素（ＷＭＥ）を結合してワーキング
メモリ要素の組合せ（ＷＭＥ群）を生成する部分であっ
て、二本の入力枝を持っている。４は、メモリノードと
呼ばれ、各ジョインノードで照合に成功したワーキング
メモリ要素の組合せ（ＷＭＥ群）を蓄積する部分である
。５は、一つのルールの全ての条件要素が満足された場
合、それを６に示される競合集合に登録する処理を行う
部分でターミナルノードと呼ばれる。

Ｒｅ　ｔｅ−ｎｅ　ｔｗｏｒｋに入力されるワーキング
メモリ要素（ＷＭＥ）に関する情報、メモリノードおよ
び競合集合に蓄えられている照合に成功したワーキング
メモリ要素の組合せ（ＷＭＥ群）を構成するワーキング
メモリ要素（ＷＭＥ）に関する情報。

競合集合に蓄積されるワーキングメモリ要素の組合せ（
ＷＭＥ群）を構成するワーキングメモリ要素（ＷＭＥ）
およびルールに関する情報は、いずれも、トークンと総
称される。

Ｒｅｔｅ−ｎｅｔｗｏｒｋの入力端１に入力されたトー
クンは弁別ネット２においてスロット値と定数値の比較
を持った条件式の照合を行い、照合に成功したトークン
を弁別ネット直下のメモリノード４に蓄積すると同時に
メモリノードの出力枝に接続されているジョインノード
３へ入力する。ジョインノード３では一方の入力枝から
トークンが入力されると５他方の入力枝に接続されてい
るメモリノード４に蓄積されているトークンと照合処理
を行い。

照合に成功したワーキングメモリ要素の組合せ（ＷＭＥ
群）の情報を持ったトークンを該ジョインノード直下の
メモリノード４に蓄積すると共に。

出力枝に接続されているジョインノード３あるいはター
ミナルノード５に入力する。ターミナルノード５に到達
したトークンは、そのターミナルノート５のルールに関
する情報と共に競合集合６に登録される。

Ｒｅｔｅ−ｍａｔｃｈアルゴリズムでは、推論開始時に
は全てのワーキングメモリ要素（ＷＭＥ）に関する情報
がｌ１６ｊ６−ｎｅｔｗｏｒｋに入力され、全てのルー
ルと照合が行われる必要があるが、推論実行中は、変化
しないワーキングメモリ要素（ＷＭＥ）に対する照合結
果はメモリノードおよび競合集合にすでに蓄積されてい
るため、ルール実行によって変化のあったワーキングメ
モリ要素（ＷＭＥ）に関する情報だけをＲｅｔｅ−ｎｅ
ｔｗｏｒｋに入力する事により完全な照合が行われる。

Ｒｅｔｅ−ｍａｔｃｈアルゴリズムでは、照合結果を蓄
積し、ルール間で共通の条件要素の照合結果を共有する
ことにより照合フェーズにおける照合回数の大幅な削減
を可能にしている。

しかし、　Ｒｅｔｅ−ｍａｔｃｈアルゴリズムを用いて
さえも。

従来の逐次形計算機では認知サイクル中の約９０％の時
間を照合フェーズに費やしている。

そこで、照合時間を更に短縮することによりプロダクシ
ョンシステムを高速化する方法として。

従来、プロセッサと局所メモリからなる複数のプロセッ
シングエレメント（ＰＥ）で構成される並列プロセッサ
により、　Ｒａｔｅ−ｎｅｔｗｏｒｋのトップノードと
、該トップノードに連結されたジョインノードと、これ
らのジョインノードに連結されている部分弁別ネットで
の処理とを１つの処理単位として、認知サイクルの照合
フェーズを並列に実行する事が考えられていた。この方
法は、処理単位の独立性が高いため、照合処理中はプロ
セソシングエレメン）　（ＰＥＪ間の通信が不要で１通
信による並列化オーバヘッドを小さく抑える事ができる
という利点がある。

上述のような方法を実現したものとして、「プロダクシ
ョンシステム実行方式」　（特願昭６２−３０９１８３
号）がある。

第７図は、上述のプロダクションシステム実行方式のト
ップノード処理単位とそのプロセッシングエレメント（
ＰＥ）への割り付けを示す、破線で囲まれた部分がそれ
ぞれトップノード処理単位８であり、ジョインノード３
中、二重丸のジョインノードがトップノードである。７
は処理単位に属する部分弁別ネットである。また、９は
プロセッシングエレメント　（ＰＲ）であり、各トップ
ノード処理単位は矢印が指し示すように、必ず一つのプ
ロセッシングエレメント（ＰＥ）に割り付けられる。そ
の他、第６図と同じ記号は、同一のものを表す。

第８図は、一つのトップノード処理単位における。トッ
プノードの入力枝上のメモリノードでのトークンの蓄積
状況であり、第７図の最も左側のトップノード処理単位
を例に用いて示している。

１０はトップノードの入力枝上のメモリノードに蓄えら
れているトークンであり、○およびΔが。

個々のトークンを表す、その他、第７図と同じ記号は、
同一のものを表す、ジョインノードでは。

ルール実行により発生したトークンが、一方の入力枝よ
り入力された場合、該入力枝に対向する入力枝上のメモ
リノードに蓄積されたトークンすべてとの照合を行う、
このため、各プロセッシングエレメント（ＰＥ）の負荷
は９プロセツシングエレメント（Ｐ　Ｅ）に割り付けら
れたトップノード処理単位に含まれるジョインノードの
総数のみならず、各ジョインノードに蓄積されている１
・−クンの数にも大きく依存する。

従来の方式では、各トップノード処理単位が一つのプロ
セッシングエレメント（Ｐ　Ｅ）にしか割り付けられな
いため、各トップノード処理単位のジョインノード人力
枝上のメモリノードに入力されるトークンは、該トップ
ノード処理単位が割り付けられたプロセッシングエレメ
ント（ＰＥ）のみにすべて蓄積されていた。このため、
いかにプロセッシングエレメント（ＰＥ）あたりのトッ
プノード処理単位の数を均等にしても、メモリノードに
蓄えられるトークン数の偏りが大きい場合には、各々の
プロセッシングエレメント（ＰＥ）の負荷が大きくばら
つき、プロセッシングエレメント（Ｐ　Ｅ）の稼働率 が低下し、プロセッシングエレメント（Ｐ　Ｅ）敗に見
合った高速化効果を得ることができないという問題点が
あった。

さらに、処理粒度が粗いため、Ｒｅｔｅ−ｎｅｔｗｏｒ
ｋの規模が小さい場合、すなわちルール数が少ない場合
、並列処理可能なトップノード処理単位の数が減少し、
これが、プロセッシングエレメント（ＰＥ）数取下とな
った場合には待機状態のプロセッシングエレメント（Ｐ
Ｅ）が増加し、やはり、プロセッシングエレメント（Ｐ
　Ｅ）数に見合った高速化効果を得ることができないと
いう問題点があった。

〔発明の目的〕

本発明の目的は、上述の様なプロセッシングニレメン）
　（ＰＥ）間の処理時間ばらつきによるプロセッシング
エレメント（ＰＥ）の稼働率の低下。

および並列処理可能なトップノード処理単位の数の減少
による待機状態のプロセッシングエレメント（Ｐ　Ｒ）
の増加を解決し、メモリノードに蓄積されるトークン数
の偏りが大きい場合、あるいはルール数が少ない場合、
においてもプロセッシングエレメント（ＰＥ）数に見合
った高速化効果を得ることができるプロダクションシス
テム並列実行方式を提供することにある。

Ｌ発明の特徴と従来の技術との差異〕 上記目的を達成するため１本発明は、全てのトップノー
ト処理単位に対して該処理単位を１以上のプロセッシン
グエレメント（ＰＥ）群に割す付け、ルール実行により
発生したトークンが部分弁別ネット通過後、トノフリー
ト処理単位のトップノートに入力される場合には、該ト
ップノード処理単位が割り付けられたプロセッシングエ
レメント（ＰＥ）のうちのいずれか一つのプロセ・７ノ
ングエレメント　（Ｐ　Ｅ）のみが、１亥トノフリ一ト
人力枝上のメモリノードにトークンを蓄積して、メモリ
ノードに蓄えられるトークンを複数のプロセッシングエ
レメント（Ｐ　Ｅ）に分散することによす、各プロセッ
シングエレメント（ＰＥ）の負荷を均等にする事を特徴
とする。

本発明においては、　（イ）トνプノード処理単位を１
以上のプロセッシングエレメント（ＰＥ）群に割り付け
る点、　（ロ）トップノード処理単位の処理対象となる
トークンがトップノードに入力される場合には、酸トー
クンの、トップノードの入力枝上のメモリノートへの蓄
積を、該処理単位が割り付けられたプロセッシングエレ
メント（ＰＥ）群のうちいずれか一つが行う点、が従来
と異なっている。

すなわち、ひとつのトノフリート処理単位を複数のプロ
セッシングエレメント（ＰＥ）群に割す当て、トップノ
ードの入力枝上のメモリノードへのトークンの蓄積を該
プロセッシングエレメント（Ｐ　Ｅ）群の一つが選択的
に行い、メモリノードに蓄えられるトークンを複数のプ
ロセッシングエレメント（ＰＥ）に均等に分散し、ひい
ては、ひとつのトップノード処理単位の照合処理を複数
のプロセッシングエレメント（ＰＥ）群で分散して並列
に処理することにより、各プロセッシングエレメント（
Ｐ　Ｅ）の負荷を均等化して、プロセッシングニレメン
）　（ＰＲ）間の処理時間のばらつきを小さく抑えるこ
とができる。

〔実施例〕

以下１本発明の実施例を図面により詳細に説明する。

第１図および第２図は１本発明における負荷のプロセッ
シングエレメント（Ｐ　Ｅ）への割り付けを説明する図
であり、第１図は、トップノード処理単位のプロセッシ
ングエレメント（ＰＥ）への割り付けを示している。第
１図において、第７図と同じ記号は同一のものを示し、
各トップノード処理単位は矢印が指し示すプロセッシン
グエレメント（ＰＥ）に割り付けられる。第２図は、一
つのトップノード処理単位のトップノードの入力枝上の
メモリノードにおけるトークンの蓄積状況であり、第１
図における最も左側のトップノード処理単位を例に用い
て示している。第８図と同じ記号は同一のものを示す。

本発明においては、一つのトップノード処理単位は、第
１図に示したように１以上のプロセッシングエレメント
　（ＰＥ）に割り付けられる。

トップノード処理単位の処理対象となるトークンがトノ
フリートに人力された場合には、該トップノード処理単
位が割り付けられたプロセッシングエレメント（ＰＥ）
のうちいずれか一つが、該トップノードの入力枝上のメ
モリノードへ該トークンの蓄積を行う。この際、該メモ
リノードへの蓄積を行うプロセッシングエレメント（Ｐ
Ｅ）の決定は、第２図に示したように、各プロセッシン
グエレメント（Ｐ　Ｒ）の該トノフリートの入力枝上の
メモリノートに蓄積されるトークンの数が均等になるよ
うに行う。

ここで、トークンを蓄積するプロセッシングニレメン）
（ＰＥ）の決定方法の一例を第３図を用いて説明する。

この方法では、複数のプロセッシングエレメント（ＰＥ
）に割り付けられた同一のトップノード処理単位８に、
“Ｏ”から始まる番号１１を付与する。この図では、該
トップノード処理単位はＮ個のプロセッシングエレメン
ト（ＰＥ）に割り付けられているため、′０”から“Ｎ
−１１までの番号が付与される。また、プロセッシング
エレメント（ＰＥ）に入力されるトークン１２には整数
値１３として示した枠に整数を付与する。各プロセッシ
ングエレメント（ＰＥ）９はトークン１２に対して割り
付けられたトップノード処理単位８の処理を行うが、該
トークンが定数テスト通過後トップノードに入力される
場合には該トノフリート処理単位に付与された番号１１
の内容とトークンに付与された整数値１３の内容とのＮ
を法とした値即ち剰余１４として示した枠の内容との比
較を行う。そして、この２者が等しいプロセッシングエ
レメント（ＰＥ）のみがトップノード入力枝上のメモリ
ノードへの蓄積を行う。

これにより、常に該トップノード処理単位が割り付けら
れたプロセッシングエレメント（ＰＥ）のうちいずれか
一つのみにトークンの蓄積を行わせることができる。ま
た１　このとき、トークンに付与する整数値１３の内容
を、“０″から始め、トークンが発生するごとに１ずつ
増加する様に制御することにより、各プロセッシングエ
レメント（ＰＥ）のメモリノードに蓄積されるトークン
を均等にする事が出来る。

ただし、この蓄積プロセッシングエレメント（Ｐ　Ｅ）
の決定方法は１本発明において本質的に規定されるもの
ではなり、トップノードに入力されるトークンの蓄積を
、同一のトップノード処理単位が割り付けられたプロセ
ッシングエレメント（Ｐ　Ｅ）のうちいずれか一つのみ
が行い、かつ蓄積されるトークンの数を均等にできるな
らば、どの様な方法でも良い、上記の方法以外にも０例
えば、トークンに付与する整数値として乱数を用いる方
法や、各プロセッシングエレメント（Ｐ　Ｅ）が蓄積ト
ークン数を互いに検査し、最も蓄積トークン数の少ない
プロセッシングエレメント（Ｐ　Ｅ）が蓄積を行う方法
等が考えられる。

次に、トップノード処理単位の具体的な処理について１
第１図の最も左側に示されたトップノード処理単位を例
に用い、第４図および第５図により、より詳細に説明す
る。

第４図は、トークンが弁別ネット通過後、トップノード
に入力される場合の処理であり、１１はトップノード処
理単位に付与された番号、１２はトークン、１３はトー
クンに付与された整数値を示す。また、矢印１５はトー
クンの流れを示している。その他、第７図と同じ記号は
同一のものを表す。部分弁別ネット７を通過したトーク
ンはトノフリート３に入力されるが、その際、これらの
プロセッシングエレメント（Ｐ　Ｅ）のいずれか一つの
プロセッシングエレメント（Ｐ　Ｒ）が、該トークンを
該トップノード入力枝上のメモリノード４に蓄積し、そ
れ以外のプロセッシングエレメント（ＰＥ）はトップノ
ード入力枝上のメモリノードへの蓄積は行わない。この
図では１例としてトークンに整数値“１”が付与されて
いるため１番号“ｌ”が付与されたトノフリート処理単
位が割り付けられたプロセッシングエレメント（Ｐ　Ｅ
）のみがメモリノードへの蓄積を行う（図中、２重丸印
のメモリノード）、、それ以降は、全てのジョインノー
ドについて、トークンが入力された入力枝に対向するメ
モリノードに蓄積されているトークンとの照合を行い、
照合が成功したトークンに対しては該ジョインノード直
下のメモリノードへ１積を行いつつ、連結するジョイン
ノードヘト−クンを流すことを、トークンがターミナル
ノードに達するか、あるいは照合に成功するトークンが
無くなるまで、繰′り返すことにより、トップノード処
理単位の照合処理を行う。

第５図はトークンが弁別ネット通過後、トップノード以
外のジョインノードに人力される場合であり３図中の第
４図と同じ記号は同一のものを表している。部分弁別ネ
ット７を通過したトークンはトップノード以外のジョイ
ンノードに入力されるが、この場合には、全てのプロセ
ッシングエレメント（Ｐ　Ｅ）が、１亥トークンを８亥
ジヨインノード入力枝上のメモリノードに蓄積し、ジョ
インノードにおいて、トークンが入力された入力枝に対
向するメモリノードに蓄積されたトークンと照合を行い
、照合に成功したトークンを該ジョインノード直下のメ
モリノードに蓄積しつつ、連結するジョインノードに該
トークンを流すことを、ターミナルノードに達するまで
、あるいは照合に成功するトークンがなくなるまで繰り
返すことによりトップノード処理ｊｊｉ位の照合処理を
行う。

以上のような処理を全てのトノフリート処理単位につい
て繰り返すことにより、認知サイクルの照合処理を並列
に処理する。

ここで１本発明では、競合解消およびルール実行の方式
については特に規定しない。各プロセッシングエレメン
ト（ＰＥ）内で部分競合解消を行った後、特定のプロセ
ッシングエレメント（ＰＥ）がその結果を回収し、競合
解消、ルール実行を行っても良いし、各プロセッシング
エレメント　（ＰＥ）での競合集合をすべて特定のプロ
セッシングエレメント（ＰＥ）が全て回収し、競合解消
およびルール実行を行っても良い。さらに、ホスト計算
機をプロセッシングエレメント（Ｐ　Ｅ）群に接続し、
ホスト計算機が、競合解消、ルール実行を行っても良い
。

また、各プロセッシングエレメント（Ｐ　Ｅ）へのトー
クンの入力方法および競合集合の回収方法についても１
本発明では特に規定しない、放送バス、共有メモリ、あ
るいは通信回線を用いた方法などがある。

ない場合でも、プロセッシングエレメント（ＰＲ）数に
みあった高速化効果が得られるという利点がある。

〔発明の効果〕

以上説明した様に９本発明によれば、１つのトップノー
ド処理単位を１以上のプロセッシングエレメント（ＰＥ
）に割り当て、処理対象となるトークンがトップノード
に入力された場合に、同一のトップノード処理単位が割
り付けられた１以上のプロセッシングエレメント（Ｐ　
Ｅ）のうちいずれか一つのみが該トラフリードの入力枝
上のメモリノードに該トークンを蓄積して、メモリノー
ドに蓄積されるトークンを複数のプロセッシングエレメ
ント（Ｐ　Ｅ）に均等に分散するため、プロセッシング
エレメント（ＰＥ）の負荷ばらつきが小さく抑えられ、
かつ、１つの処理単位を複数のプロセッシングエレメン
ト（ＰＥ）で並列に処理することが可能となり、各メモ
リノードに蓄積されるトークンの数の偏り大きい場合や
ルール数が少

【図面の簡単な説明】

第１図は１本発明におけるトップノード処理単位のプロ
セッシングエレメント　（Ｐ　Ｅ）への割り付けを示し
、第２図は、第１図中の一つのトップノード処理単位を
例とした。トップノード入力枝上のトークン蓄積状況を
示す、第３図は９本発明の一実施例におけるＭ積プロセ
ッシングエレメント（ＰＥ）の決定方法の概要図である
。第４図は本発明の一実施例において、トークンがトッ
プノードに入力された場合の動作概要図、第５図は本発
明の一実施例においてトークンがトップノード以外のジ
ジインノードに入力された場合の動作概要図、第６図は
逐次方式におけるＲｅｔｅ−ｎｅｔｗｏｒｋであり、第
７図は従来方式のトップノード処理単位とそのプロセッ
シングエレメント（Ｐ　Ｒ）への割り付け、第８図は、
第７図中の一つのトップノード処理単位を例とした。ト
ップノード入力枝上のメモリノートのトークン蓄積状況
を示す。 に入力端、２：弁別ネット　３ニジジインノード　４：
メモリノード、５：ターミナルノード。 ６：！！重合金、７：部分弁別ネノ）、８ニドｙプノ一
ド処理単位、９：ブロセンシングエレメント。 ｌＯニド−クン、ｌｌ　トップノード処理単位に付与さ
れた番号、１２：　トークン、１３：）−クンに付与さ
れた整数値、１４：　トークンに付与された整数値のＮ
を法とした剰余、１５：Ｉ−−クンの流れ。 特許出願人　日本電信電話株式会社

Claims (1)

1. 【特許請求の範囲】 少なくとも処理装置と局所メモリとから構成される複数
   のプロセッシングエレメントからなる並列計算機により
   、リーチー・ネットワーク（Ｒｅｔｅ−ｎｅｔｗｏｒｋ
   ）を用いたプロダクションシステムを、並列実行するシ
   ステムにおいて。 リーチー・ネットワークにおける弁別ネット直下のジョ
   インノードである所のトップノードとそれに連なるジョ
   インノードとそれらのジョインノードに接続されている
   部分弁別ネットとでの処理を一つの処理単位としてトッ
   プノード処理単位とし、 該トップノード処理単位を１以上のプロセッシングエレ
   メントに割り付け、 各トップノード処理単位で処理されるトークンの蓄積に
   ついては、同一のトップノード処理単位が割り付けられ
   た１以上のプロセッシングエレメントのいずれか一つに
   選択的に行わせ、 トップノードの入力枝上のメモリノードにトークンを均
   等に分散して蓄積する ことを特徴とするプロダクションシステム並列実行方式
   。