JPH0219040A - Multiplex circuit - Google Patents
Multiplex circuitInfo
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- JPH0219040A JPH0219040A JP16860188A JP16860188A JPH0219040A JP H0219040 A JPH0219040 A JP H0219040A JP 16860188 A JP16860188 A JP 16860188A JP 16860188 A JP16860188 A JP 16860188A JP H0219040 A JPH0219040 A JP H0219040A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、１本の伝送路を使って異なる速度で発生す
る種類の異なる情報（例えば画像、文字、音声を表現す
る情報）を固定の長さ単位に分割して多重化することに
より伝送効率を高める通信装置の多重化回路に関するも
のである。[Detailed Description of the Invention] [Field of Industrial Application] This invention is a method for transmitting different types of information (for example, information representing images, characters, and sounds) generated at different speeds using a single transmission line in a fixed manner. The present invention relates to a multiplexing circuit for a communication device that increases transmission efficiency by dividing into length units and multiplexing them.
第２図は従来のこの種の多重化回路を示すブロック図で
、図において、（１）は送信要求同期化回路（２ａ）〜
（２ｄ）から送出される送信クロック（１１）に同期し
た送信要求信号（１２ａ）〜（１２ｄ）に基づいて予め
設定した優先順位に従って送信許可信号（１３ａ）〜（
１３ｄ）のうち１つだけを有効にする多重化順位判断回
路、（３）は上記送信許可信号に基づいて該送信許可信
号に対応した送信データのみを選択して送信データ信号
（１０）として送出する送信データ選択回路、（４ａ）
〜（４ｄ）は上記送信許可信号に基づいて送信バッファ
回路（５ａ）〜（５ｄ）内に蓄えられている情報を読出
して送信データ（１４ａ）〜（１４ｄｌを送出する送信
データ同期化回路、（５ａ）〜（５ｄ）は異なる速度で
発生する種類の異なる情報を一旦蓄える送信バッファ回
路で、例えば、送信バッファ回路（５ａ）に蓄えられる
情報が画像を表現する情報の場合、画像信号（数１０Ｍ
ｂｐｓの速度な持つ）を数ｌＯにｂｐｓの速度に圧縮す
る図示しない画像信号符号化回路が送信バッファ回路（
５ａ）に画像を表わす情報を格納し、又同様に、送信バ
ッファ回路（５ｂ）に蓄えられる情報が音声を表現する
情報の場合、音声信号（数１０Ｋｂｐｓの速度を持つ）
を１０にｂｐｓ程度に圧縮する図示しない音声信号符号
化回路が送信バッフ１回路（５ｂ）に音声を表わす情報
を格納し、又、同様に送信バッフ１回路（５ｃ）に蓄え
られる情報が文字を表現する情報の場合、文字信号（数
１００ｂｐｓの速度を持つ）を生成する図示しない文字
信号作成回路が送信バッファ回路（５ｃ）に文字を表わ
す情報を格納する。なお、上記送信バッファ回路は上記
のように各符号化回路が情報を書か込み多重化回路が読
み出すことになる。FIG. 2 is a block diagram showing a conventional multiplexing circuit of this type. In the figure, (1) indicates transmission request synchronization circuits (2a) to
Transmission permission signals (13a) to (13a) to (12d) according to preset priorities based on transmission request signals (12a) to (12d) synchronized with the transmission clock (11) sent from (2d)
A multiplexing order judgment circuit that enables only one of 13d), and (3) selects only the transmission data corresponding to the transmission permission signal based on the transmission permission signal and sends it out as a transmission data signal (10). transmission data selection circuit, (4a)
- (4d) are transmission data synchronization circuits that read information stored in the transmission buffer circuits (5a) - (5d) based on the transmission permission signal and send out transmission data (14a) - (14dl); 5a) to (5d) are transmission buffer circuits that temporarily store different types of information generated at different speeds. For example, if the information stored in the transmission buffer circuit (5a) is information representing an image, the image signal (several 10 M
An image signal encoding circuit (not shown) that compresses a speed of several bps (bps) to several lO bps is a transmission buffer circuit (
5a) stores information representing an image, and similarly, if the information stored in the transmission buffer circuit (5b) represents audio, an audio signal (having a speed of several tens of Kbps)
An audio signal encoding circuit (not shown) that compresses the data to about 10 bps stores information representing audio in the transmission buffer 1 circuit (5b), and information stored in the transmission buffer 1 circuit (5c) similarly encodes characters. In the case of information to be expressed, a character signal generation circuit (not shown) that generates a character signal (having a speed of several hundred bps) stores information representing the character in a transmission buffer circuit (5c). Note that in the transmission buffer circuit, each encoding circuit writes information and the multiplexing circuit reads information as described above.
そして又、送信バッファ回路はＦＩＦＯ（Ｆｉｒｓｔ
ＩｎＦｊｒｓｔ ０ｕｔ）回路を使用し、書き込み側は
、Ｆｕｌｌ（ＨＦ０回路が一杯の状態）では無いという
条件で書き込み、読み出し側はＥＭＰＴＹ（ＦＩＦＯ回
路が空の状態）では無いという条件で読み出すようにな
される。Also, the transmission buffer circuit is a FIFO (First
InFjrst 0ut) circuit is used, and the write side writes under the condition that it is not FULL (HF0 circuit is full), and the read side reads under the condition that it is not EMPTY (FIFO circuit is empty). .
次に動作につい、で説明する。種類の異なる情報が異な
る速度で各々送信バッファ回路（５ａ）〜（５ｄ）に蓄
えられると、送信バッファに対応した送信要求同期化回
路（４ａ）〜（４ｄ）が動作して送信クロック（１１）
に同期した送信要求信号（１２）を多重化順位判断回路
（１）へ送出する。Next, the operation will be explained. When different types of information are stored in the transmission buffer circuits (5a) to (5d) at different speeds, the transmission request synchronization circuits (4a) to (4d) corresponding to the transmission buffers operate to generate the transmission clock (11).
A transmission request signal (12) synchronized with is sent to the multiplexing order determining circuit (1).
しかして、多重化順位判断回路（１）は、送信要求信号
（１２ａ）〜（１２ｄ） と前もって決めておいた優先
順位（例えば送信要求信号（１２ａ）、（１２ｂ）、（
１２ｃ）、（１２ｄ）の順に優先順位をつける）に従っ
て、送信許可信号（１３ａ）〜（１３ｄ）のうち１つだ
けを有効にする。送信許可信号を受は取った送信バッフ
ァ回路、送信データ同期化回路は送信クロック（１１）
の送信許可信号（１３）と同期して、送信バッファ回路
内に蓄積されている情報を読み出して送信データ信号（
］４）を使って送信データ選択回路（３）へ送出する。Therefore, the multiplexing order judgment circuit (1) selects the transmission request signals (12a) to (12d) and the predetermined priorities (for example, the transmission request signals (12a), (12b), (12d),
12c) and (12d)), only one of the transmission permission signals (13a) to (13d) is enabled. The transmission buffer circuit and transmission data synchronization circuit that received the transmission permission signal are connected to the transmission clock (11).
The information stored in the transmission buffer circuit is read out in synchronization with the transmission permission signal (13) of the transmission data signal (13).
]4) is used to send the data to the transmission data selection circuit (3).
送信データ選択回路（３）は、有効になっている送信許
可信号の送信データだけを選択して送信データ信号（１
０）に送出する。以上の動作を、第３図のように、３９
２ｂｉｔ長時間毎に繰り返すことにより、１本の伝送路
を使って異なる速度で発生する種類の異なる情報を多重
化することができる。The transmission data selection circuit (3) selects only the transmission data of the valid transmission permission signal and transmits the transmission data signal (1).
0). The above operation is repeated 39 times as shown in Figure 3.
By repeating this every 2 bits for a long period of time, different types of information generated at different speeds can be multiplexed using one transmission path.
（発明が解決しようとする課題〕
従来の多重化回路は、以上のように異なる情報を生成す
る部分で伝送路のクロックに同期させるような構成とな
っているので、情報の種類の応じて送信要求同期回路、
送信データ同期化回路が複数必要になり、回路の規模が
大ぎくなるなどの問題点があった。(Problems to be Solved by the Invention) Conventional multiplexing circuits have a structure in which the parts that generate different information are synchronized with the clock of the transmission line as described above, so the transmission is performed depending on the type of information. request synchronization circuit,
There were problems such as the need for multiple transmission data synchronization circuits, which increased the scale of the circuits.
この発明は上記のような問題点を解消するためになされ
たもので、多重化する部分で伝送路のクロックに同期さ
せることで回路の規模を小さくできるとともに、優先順
位を容易に変化させることができる多重化回路を得るこ
とを目的とする。This invention was made to solve the above-mentioned problems, and by synchronizing the multiplexing part with the clock of the transmission line, the scale of the circuit can be reduced, and the priority order can be easily changed. The purpose is to obtain a multiplexing circuit that can be used.
（Ｌｉ２題を解決するための手段）
この発明に係る多重化回路は、異なる速度で発生した異
なる種類の情報を格納してなる複数の送信バッファ回路
と、ダイレクトメモリアクセス制御機能を有するマイク
ロプロセッサ回路と、上記ダイレクトメモリアクセス１
ＩＪａｌ１機能により、上記送信バッファ回路から読み
出してきた異なる種類の情報を送信クロックに同期させ
る送信データ同期化回路と、上記各送信バッファ回路の
送信データを送信優先順位に従って多重化を行うための
プログラムを格納したプログラム格納メモリ回路とを備
えたものである。(Means for Solving Li2 Problem) A multiplexing circuit according to the present invention includes a plurality of transmission buffer circuits each storing different types of information generated at different speeds, and a microprocessor circuit having a direct memory access control function. And the above direct memory access 1
A transmission data synchronization circuit that uses the IJal1 function to synchronize different types of information read from the transmission buffer circuit with the transmission clock, and a program that multiplexes the transmission data of each of the transmission buffer circuits according to the transmission priority order. It is equipped with a stored program storage memory circuit.
（作用〕
コノ発明における多重化回路は、マイクロプロセッサ回
路と、マイクロプロセッサ回路の動作の手順を格納した
メモリ回路と、マイクロプロセッサに付加されているダ
イレクトメモリアクセス制御機能とにより複数の送信バ
ッファの内容を多重化して１本の伝送路に送出する。(Operation) The multiplexing circuit in this invention uses a microprocessor circuit, a memory circuit that stores the operation procedure of the microprocessor circuit, and a direct memory access control function added to the microprocessor to multiplex the contents of multiple transmission buffers. are multiplexed and sent out on one transmission path.
（実施例）
以下、この発明の一実施例を第２図と同一部分は同一符
号を付して示す第１図について説明する。第１図におい
て、（５ａ）〜（５ｄ）は互いに異なる速度で発生した
種類の異なる情報が格納される送信バッファ回路、（６
）はダイレクトメモリアクセス制御機能を有するマイク
ロプロセッサ回路、（７）はマイクロプロセッサを動作
させる手順、つまり各送信バッファ回路の送信データを
送信優先順位に従って多重化するためのプログラムが格
納されたプログラム格納メモリ回路、（４）は上記ダイ
レクトメモリアクセス制御機能によってシステムパスラ
イン使って送られてくる１バイトのデータを送信クロッ
ク（１１）に同期させる送信データ同期化回路、（８）
はアドレスライン、データライン、制御ラインによフて
構成されるシステムパスラインである。なお、ここで、
上記ダイレクトメモリアクセス制御機能は、マイクロプ
ロセッサがシステムパスラインを使っていない時、例え
ば内部演算中にデータの転送を行なうことができるもの
で、送信バッファ回路及びその番地と送信バイトを指定
するプログラムに基づいてマイクロプロセッサのプログ
ラムとは独立に動作するようになされている。(Embodiment) Hereinafter, an embodiment of the present invention will be described with reference to FIG. 1, in which the same parts as in FIG. 2 are denoted by the same reference numerals. In FIG. 1, (5a) to (5d) are transmission buffer circuits in which different types of information generated at different speeds are stored;
) is a microprocessor circuit with a direct memory access control function, and (7) is a program storage memory that stores a program for operating the microprocessor, that is, a program for multiplexing the transmission data of each transmission buffer circuit according to the transmission priority order. The circuit (4) is a transmission data synchronization circuit (8) that synchronizes 1 byte of data sent using the system path line with the transmission clock (11) by the above-mentioned direct memory access control function.
is a system path line consisting of address lines, data lines, and control lines. Furthermore, here,
The direct memory access control function described above allows data to be transferred when the microprocessor is not using the system path line, for example during internal calculations. It is designed to operate independently of the microprocessor program.
次に上記構成に係る動作について説明する。Next, the operation related to the above configuration will be explained.
今、送信バッファ回路（５ａ）〜（５ｄ）には異なる速
度の種類の異なる情報が蓄積されていて、送信データ同
期化回路（４）より伝送路で多重化する１単位の情報（
例えば３９２ｂｉｔ）を送信したということが割り込み
によりマイクロプロセッサ回路（６）に通知されている
とする。なお、送信終了の割り込みは、一定時間毎（伝
送路が８４Ｋｂｐｓの速度で、３９２ｂｉｔを伝送の１
４１１位とすれば３９２ Ｘｉ／６４０００秒＝ ８．
１２５ ミリ秒毎）にマイクロプロセッサ回路（６）に
通知されるようになされ、プログラムは６．１２５ミリ
秒毎に、次の伝送単位ではどの送信バッファ回路の内容
を送るかを判断し、ダイレクトメモリアクセス制御機能
に、送信バッファ回路（５ａ）〜（５ｄ）のうちのどの
バッファの何番地〜何番地までの情報を何バイト（３９
２ｂｉｔであれば４９バイト）送るかを指定するように
なされている。Now, the transmission buffer circuits (5a) to (5d) store different types of information at different speeds, and the transmission data synchronization circuit (4) multiplexes one unit of information (
For example, it is assumed that the microprocessor circuit (6) is notified by an interrupt that the data (392 bits) has been transmitted. Note that the transmission end interrupt occurs every fixed period of time (the transmission line is at a speed of 84 Kbps, and 392 bits are transmitted in one transmission).
If it is ranked 411th, then 392 Xi/64000 seconds = 8.
The microprocessor circuit (6) is notified every 6.125 milliseconds), and every 6.125 milliseconds, the program determines which transmit buffer circuit contents to send in the next transmission unit and transfers the contents to the direct memory. How many bytes (39
If it is 2 bits, it is 49 bytes).
このような状態において、マイクロプロセッサ回路（６
）はプログラム格納メモリ回路（７）の手順に従って以
下のように動作する。In this state, the microprocessor circuit (6
) operates as follows according to the procedure of the program storage memory circuit (7).
■送信バッファ回路（５ａ）〜（５ｄ）に伝送路で多重
化する１単位の情報が蓄積されたかを送信バッファ回路
（５ａ）〜（５ｄ）の内容を調べることにより検出する
。例えば、送信バッファ回路に、何バイト蓄積されてい
るかをカウントするバイトカウントレジスタを内蔵する
か、送信バッファ回路内の特定の番地には送信バッファ
内の蓄積バイト数を格納しているので、それをプログラ
ムによって判断する方法が採用される。(2) It is detected whether one unit of information to be multiplexed on the transmission path has been accumulated in the transmission buffer circuits (5a) to (5d) by checking the contents of the transmission buffer circuits (5a) to (5d). For example, the transmit buffer circuit may have a built-in byte count register that counts the number of bytes stored, or the transmit buffer circuit may store the number of accumulated bytes in the transmit buffer at a specific address. A method of determining based on the program is adopted.
■どの送信バッファ回路にも蓄積されていない場合は、
プログラム格納メモリ回路（７）に準備されたアイドル
パターンを送出するようにマイクロプロセッサ回路（６
）のダイレクトメモリアクセス制御機能に起動をかける
。■If it is not accumulated in any transmission buffer circuit,
The microprocessor circuit (6) sends the prepared idle pattern to the program storage memory circuit (7).
)'s direct memory access control function.
■いずれかの送信バッファ回路に送信データが蓄積され
ている場合は、例えば、１つの送信バッファ回路にだけ
蓄積されている場合は、その送信バッファ回路の内容が
伝送路に送信されるように、ダイレクトメモリアクセス
制御機能に起動をかけ、他方複数の送信バッファ回路に
蓄積されている場合は、予め決めておいた優先順位の高
い送信バッファ回路の内容が伝送路に送信されるように
ダイレクトメモリアクセス制御機能に起動をかける。■If transmission data is stored in any of the transmission buffer circuits, for example, if it is stored in only one transmission buffer circuit, the contents of that transmission buffer circuit are sent to the transmission path. The direct memory access control function is activated, and if the contents are stored in multiple transmission buffer circuits, direct memory access is performed so that the contents of the transmission buffer circuit with a predetermined high priority are transmitted to the transmission path. Activates the control function.
このようにすることにより、送信データ同期化回路（４
）に送信データが１バイトづつ人力され、送信クロック
（１１）によって同期化され伝送路に送出される。上記
動作を繰り返すことにより、第３図のように、多重化さ
れた情報が伝送路に送出されることになる。By doing this, the transmission data synchronization circuit (4
), the transmission data is input one byte at a time, synchronized by the transmission clock (11), and sent out to the transmission path. By repeating the above operations, multiplexed information is sent out to the transmission path as shown in FIG.
以上のように、この発明によれば、情報を多重化する部
分で送信クロックに同期化して送信する構成としたので
、同期化のための回路を１つにし、多重化順位判断回路
、送信データ回路をファームウェアにて実現でき、装置
が安価にでき、また精度の高いものが得られる効果があ
る。As described above, according to the present invention, the part that multiplexes information is configured to transmit in synchronization with the transmission clock, so the circuit for synchronization is reduced to one, and the multiplexing order judgment circuit and the transmission data The circuit can be realized by firmware, the device can be made at low cost, and it has the advantage of being highly accurate.
第１図はこの発明の一実施例を示す構成図、第２図は従
来例の構成図、第３図は多重化情報の説明図である。
図中、（４）は送信データ同期化回路、（５ａ）〜（５
ｄ）は送信バッファ回路、（６）はマイクロブロセッサ
回路、（７） はプログラム格納メモリ回路、（８）は
システムパスライン。
なお、各図中、同一符号は同−又は相当部分を示す。FIG. 1 is a configuration diagram showing an embodiment of the present invention, FIG. 2 is a configuration diagram of a conventional example, and FIG. 3 is an explanatory diagram of multiplexed information. In the figure, (4) is a transmission data synchronization circuit, (5a) to (5
d) is a transmission buffer circuit, (6) is a microprocessor circuit, (7) is a program storage memory circuit, and (8) is a system pass line. In each figure, the same reference numerals indicate the same or corresponding parts.
Claims (1)
複数の送信バッファ回路と、ダイレクトメモリアクセス
制御機能を有するマイクロプロセッサ回路と、上記ダイ
レクトメモリアクセス制御機能により、上記送信バッフ
ァ回路から読み出してきた異なる種類の情報を送信クロ
ックに同期させる送信データ同期化回路と、上記各送信
バッファ回路の送信データを送信優先順位に従って多重
化を行うためのプログラムを格納したプログラム格納メ
モリ回路とを備えたことを特徴とする多重化回路。A plurality of transmission buffer circuits that store different types of information generated at different speeds; a microprocessor circuit having a direct memory access control function; and a microprocessor circuit that stores different types of information generated at different speeds; A transmission data synchronization circuit that synchronizes the type of information with a transmission clock, and a program storage memory circuit that stores a program for multiplexing the transmission data of each of the transmission buffer circuits according to the transmission priority order. multiplexing circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860188A JPH0219040A (en) | 1988-07-06 | 1988-07-06 | Multiplex circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16860188A JPH0219040A (en) | 1988-07-06 | 1988-07-06 | Multiplex circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0219040A true JPH0219040A (en) | 1990-01-23 |
Family
ID=15871081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16860188A Pending JPH0219040A (en) | 1988-07-06 | 1988-07-06 | Multiplex circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0219040A (en) |
-
1988
- 1988-07-06 JP JP16860188A patent/JPH0219040A/en active Pending
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