JPH0218859B2 - - Google Patents

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明は、心臓の治療のための刺激を与えるペ
ーサに関する。

先行技術の説明 心臓を刺激するためのペーサは技術上周知であ
る。従来からこれらのデバイスはあまり複雑でな
い別個のアナログ回路を用いて製作されてきた。
しかし、更に最近になつてペーサは非常に複雑な
デジタル集積回路を用いて設計され製作されるよ
うになつた。これらの付加された能力は、これら
の近代的なペーサに遠隔測定およびプログラマビ
リテイなどの望ましい特徴を加えるのに用いられ
るようになつた。

プログラマピリテイ（programmability）特徴
によつて担当医はペーサレートなどのペーサパラ
メータを非侵襲的に変えることができる。代表的
な場合について云うと、選択されたパラメータの
値が揮発性半導体メモリにペーサ内に局所的に記
憶される。局所的に記憶されたデータの制御をう
けて動作するペーサに関連した１つの問題は、こ
の記憶された情報の消失から起きる故障モードに
関するものである。これらのソウトウエア駆動ペ
ーサは、電磁障害によつて起きる意図しないメモ
リ変化又はフアントムプログラミングを起こしや
すい。この障害によつてメモリ内容が変更され、
担当医によつてペースメーカに以前にプログラム
されたレートとはかなり異なるレートでペーシン
グが行われることがある。この結果、これらのソ
フトウエアに関連した誤りは、生理的に安全な限
界外で心臓を無理に働かせるペーサ誘発性徐脈又
はペーサ誘発性頻脈を起こすことがある。

ペーサ誘発性頻脈の問題に対する先行技術にお
ける１つの解決策は、Ｗグレートバツチに対する
米国特許第3391697号によつて教示されている。
この特許によつて教示されている１つの実施例
は、ペースメーカの発振器レート決定部分とペー
スメーカの出力部分との間に置かれた回路を用い
ている。動作すると、レート制限システムは、刺
激パルスがプリセツトされた周波数上限以上の周
波数で心臓へ送られるのを防止する。この形のレ
ートランナウエイ（runaway）防止装置は広く
採用されており、ペーサの１個の部品の故障が生
命を危険におとしいれるレートランナウエイ状態
を発生するのを防止する。

この技術は近代的なデジタルペースメーカに広
く採用されているが、この技術は、低レート故障
モードをアドレスしないし、また、記憶されたデ
ータの制御のもとで動作するペーサにより直面さ
れる他の問題をアドレスしない。

ペーサのレート制限技術に一般的に関係のある
もう１つの先行技術特許は、ウーロンズらに対す
る米国特許第3903897号であり、この特許にはレ
ートの上限、下限を制限する回路を具えた房室順
次（Ａ―Ｖ Sequential）ペーサが一般的に説明
されている。このペースメーカでは、心房又は心
室脱分極から誘導される同期パルスは、プリセツ
トされたレートの上限および下限を超えた場合は
無視される。これらのレート限界を超えると、非
同期パルスが反転モードで発生する。このレート
制限技術は、記憶されたデータの制御をうけて動
作するペーサが提起する諸問題をアドレスしてお
らず、またそれらの諸問題に適用することもでき
ないが、レート上限を超えた、又はレート下限を
下回るいくつかの脱分極がペーサに及ぼす影響に
のみ関するものである。

記憶されたデータの制御をうけて動作するペー
サは、本発明と共通的に譲渡されている1978年11
月６日付係属中の米国出願第957959号により技術
上周知である。この型のプログラマブルペーサ
は、揮発性半導体メモリに記憶された多数の臨界
動作パラメータを有する。フアントムプログラミ
ング又はその他の手段によつてこの情報が失われ
ると、出力パルスは生理的に安全な限界を超えた
レートで送られることがある。

発明の要約 上記とは対照的に、本発明のレート制限ペーサ
は、局部メモリに記憶された情報が失われても生
理的に安全な上限と下限との間にある刺激パルス
が心臓へ送られることを保証するための回路を備
えている。

この機能は、ペーサのパルス形成部分とペーサ
の出力又はパルス供給（delivery）部分との間に
新規なレート制限論理を挿入することによつて達
成される。この構成においては、レート制限論理
は、パルス形成回路からペーサレート入力信号を
受信し、プリセツトされた上限と下限の間に制限
されている出力パルスレート信号を発生させる。
この機能を達成するレート制限論理の構造は、入
力信号の状態遷移を検出するモニタと、入力信号
がプリセツトされたタイミング判定基準に合致し
ていることを保証するためのタイマ装置とを備え
ている。

入力信号が生理的に安全なレート上限を超える
と、タイミング回路は刺激パルスがプリセツトさ
れた最大レート間隔より早く心臓に達するのを防
止する。

ペーサ論理がドロツプアウトレート間隔によつ
て規定された生理的に安全な限界を下回る入力レ
ート信号を発生させると、レート制限論理はプリ
セツトされた最低レートで刺激パルスを発生させ
るように動作する。

好ましい実施例の説明 第１図に示すレート制限ペーサは、メモリ２２
の内容、および心臓からセンス増幅器３０へ伝え
られる検知された心臓活動に応じたレートでパル
スを発生させるためのペーサ論理１０を具えてい
る。ペーサのこのパルス形成部分は、レート制限
論理１２へパルスを送る。レート制限論理は、レ
ート入力接続線２４を介して入力レートを監視
し、もし入力レートがプリセツトされたレート上
限と下限との間にあれば対応する出力レートを発
生させる。出力レートは、接続線３２を介して出
力増幅器１４へ送られる。

レート制限論理１２は、第１図に示すようにク
リア（clear）２５、レート限界超過２６および
ペース／抑止２８と表示された３つの制御信号お
よびクロツク信号２７によりペーサ論理１０から
制御される。ペーサ論理により発生されるこれら
３つの制御信号の各々は、レート制限論理１２の
動作を変更する。

例えば、32.768KHzの水晶発振器から誘導され
たクロツク信号２７は、いろいろなレート限界に
対して基本的な1.024KHzのタイミング情報を与
える。ペース／抑止信号２８は、ペースメーカが
抑止モードで動作しているか又はペーシングパル
スを心臓へ供給しているかどうかをレート制限論
理へ知らせる１ビツト制御信号である。ペース／
抑止制御線２８上の論理０は、抑止モードにおけ
るペースメーカの動作に対応し、入力レート信号
が対応する出力レート信号を発生させるのを防止
する。

レート限界超過制御信号２６は、植込まれたペ
ースメーカが正常に動作している間は論理１電圧
レベルにあり、このためレート制限論理が保護形
式で動作することを可能にする。しかし、一部の
診断目的にとつては、出力刺激レートが通常は生
理的に安全なレートの限界を超えるようにするこ
とが望ましい。レート限界超過制御信号２６にお
ける論理０は、レート制限論理を使用禁止
（disable）にし、出力レートがプリセツトされた
最高および最低レートを超えて対応する入力レー
トを追跡できるようにする。

クリア制御信号２５は、ペースメーカが正常に
動作している間は論理０電圧レベルにある１ビツ
ト制御信号である。ペーサ論理１０が生理的に安
全な限界を下回る入力レート線２４へ印加された
レートになると、レート制限論理は最低レートモ
ードにラツチし、論理１電圧レベルがクリア入力
２５へ印加されてこのモードがリセツトされるま
で最低刺激レートで出力パルスを発生させる。

要約すると、第１図に示すレート制限ペーサ
は、レート決定ペーサ論理１０から多数のクロツ
ク信号および制御信号とともに入力レート信号を
受信し、心臓にとつて生理的に安全な限界内にあ
る出力レートを発生させ、それによつてペーサ論
理１０の部品故障又はミスプログラミングがペー
サ誘発性頻脈又は徐脈を発生するのを防止するレ
ート制限論理を備えている。

第２図に移ると、低入力レートおよび高入力レ
ートに応答するレート制限論理１２の動作がグラ
フで示されている。

波形Ａは、ペーサ論理１０により発生され、レ
ート制限論理１２へ送られた導線２４上で利用で
きる入力レートを表わす。それに対応する下方の
波形Ｂは、入力波形に応答して発生するレート制
限論理の出力レート３２を表わす。この図におい
てパルス４０および４２は、約72bpmのペーシン
グレートに相当する0.8秒間隔で分離されている
心室刺激パルスを表わす。レート制限論理は、対
応する心室刺激パルス４４および４６を心臓へ送
る目的で出力増幅器バツフア１４へ送ることによ
り応答する。２秒間のドロツプアウト間隔の間に
入力レートパルスが検出されない時には、低レー
ト論理は、1.024KHzのクロツク信号の場合では
53.3bpmペーシングレートに対応する1.125秒と
して図示してあるプリセツトされた最低レートで
線３２上に心室刺激出力パルスを供給する。

レート制限論理１２への入力レートが第２図の
波形Ｃに示されているレート上限を超えると、レ
ート制限論理１２からの出力レート３２は、
153.3bpmのペーシングレートに相当する波形Ｄ
に図示の0.390秒間隔に対応するレート上限にな
る。第２図に関して述べたこの動作モードは、第
３図に図式的に示されペースモードに対する入力
レートの関数として出力レートを示す。しかし、
ペースメーカが抑止されると、出力刺激パルス
は、レート制限論理によつて増幅器バツフア１４
へ送られない。このことは、第４図に示されてい
る。しかし、両方のモードにおいて、レート制限
論理１２は、ペースメーカ論理１０内のどこかで
使用されるため発生するかもしれない入力レート
を監視しつづける。従つて、第４図に示すような
抑止モードにおいては、レート制限論理１２の出
力は、レート制限論理への入力レートが53.3bpm
を下回つた場合にのみ53.3bpmとなる。

第５図の論理概略図を見ると、本発明の新規な
レート制限論理を実施するための１つの方法が示
されている。入力レート結線２４における入力レ
ートは、入力レート波形が一定のプリセツトされ
た反復レート基準に合致すると、論理回路を通つ
て出力レート端子３２に達する。もし入力レート
が最低のプリセツトレベル以下にドロツプする
と、第５図に示す論理は、プリセツトされた最低
レートで出力信号を発生させる。他方、もし入力
レートが所定の最高レベルを超えると、第５図内
に示してある論理は、刺激パルスがプリセツトし
たレートを超えて出力レート端子３２に達するの
を防止する。

更に具体的に説明すると、12段リツプルカウン
タ６０は、クロツク入力線２７から1.024KHzの
クロツクパルスを受けとる。リツプルカウンタ６
０のＱ出力は順次高（high）となり、Ｑ出力で動
作する組合わせ論理はプリセツトされた時間的間
隔で論理状態を発生するのに使用される。例え
ば、図に示すように、カウンタ６０の2⁴，2⁷およ
び2⁸のカウンタ状態にそれぞれ対応するＱ５，Ｑ
８およびＱ９出力は、ナンドゲート６２へ供給さ
れ、周期的に導線６４上に論理１出力レベルを発
生させる。図に示してある12段リツプルカウンタ
は、1.024KHzのクロツク信号でクロツクされる
と、0.39秒ごとに１回の割合で出力線６４上に論
理１を発生させる。同様に、ナンドゲート６６へ
のＱ８，Ｑ１１出力は、1.125秒に１回の割合で
導線６８上に論理１状態を発生させ、ナンドゲー
ト７０への組合わせ入力は２秒に１回の割合で導
線７２上に出力信号を発生させる。動作すると、
カウンタ６０は、入力線２４上に論理遷移が検出
される度ごとにリセツトされ、上述した組合わせ
出力の一部は正常なペーサ動作の期間中は発生し
ない。

動作するとエツジトリガ論理単位７４は、入力
レート２４を監視し、入力レート信号の正方向へ
の各遷移の期間中接続点（node）７６において
利用できる短い出力パルスを発生させる。この信
号はその他の信号と一縮になつてナンドゲート７
８を駆動し、このゲートは各入力レート信号の立
下り区間においてナンドゲート８０を介してカウ
ンタ６０をリセツトする。この結果、カウンタ６
０は各入力レート信号の立上りエツジにおいて０
からカウントする。最高レート制限線６４は、カ
ウンタ出力Ｑ５，Ｑ８およびＱ９によつてセツト
された390ミリ秒のタイミング間隔の終りに状態
を変化させる。この論理状態はフリツプフロツプ
７７を介してナンドゲート８２を使用可能
（enable）にするのに用いられ、このためナンド
ゲート８２に結合された入力レート信号はナンド
ゲート８６の出力をトグルさせることができるよ
うになり、このようにして出力導線３２上に出力
を発生させる。この結果、カウンタ６０によつて
確立されたタイミング間隔は、入力レートの周波
数がカウンタ６０の時間的間隔によつてセツトさ
れた最高レートを超えない限りにおいては出力レ
ートが入力レートを追跡することを可能にする。

レートの下限制限機能は、次のように動作す
る。カウンタ６０におけるＱ１２によつて設定さ
れた２秒間の時間的間隔内にエツジがエツジ検出
器７４によつて検出されないと、フリツプフロツ
プ８８は、論理０をフリツプフロツプ８８の出
力上に置いてラツチし、カウンタ６０をリセツト
する。フリツプフロツプは、カウンタ６０のリセ
ツトを１クロツクサイクルだけ遅らせ、カウンタ
の2¹¹状態出力を有するレース状態を防止する。
これは、また最低レートパルス幅に対するタイミ
ングを与える。フリツプフロツプ８８をラツチす
る論理遷移はまたインバータ９０へ最低レート信
号を送り、このインバータは出力ゲート８６をト
グルして、入力レート線の状態遷移が最後に検出
された時から２秒後に刺激パルスを発生させる。
この信号はRS型フリツプフロツプ９２をラツチ
してナンドゲート６６に論理レベルを発生させ、
その論理レベルはＱ８およびＱ１１のカウントに
対応するカウンタ６０からの追加パルスが導線９
４を介して出力レート端子に結合できるようにす
る。またゲート８６からの出力パルスがエツジ検
出器７５をトリガする点にも注目されたい。この
回路は各出力パルスの立下り区間でトリガして、
最高レートフリツプフロツプ７７をリセツトし、
390ミリ秒の間出力を使用禁止にする。

従つて、入力レートの論理遷移が最後に検出さ
れた時から２秒間遅れて、レート下限制限論理
は、1.125秒又は約53.3bpmに対応するプリセツ
トされたレートで接続点３２において出力刺激を
発生させる非同期タイマとして動作する。この低
レベルモードから脱出するためには、論理１レベ
ルをクリア線上に置いてフリツプフロツプ９２を
リセツトしなければならない。このことは担当医
がペーサを再プログラムすることにより、又はペ
ーサ論理によつて達成される。本発明は、ペーサ
故障（機能不全）がプリセツト最高レート以上又
はプリセツト最低レート以下のペーサ出力パルス
を発生するのを防止する上限レート制限及び下限
レート制限を有するペーサであり、第５図の実施
例において前述した通りの構成及び機能を有する
ものである。

第５図において図示されるように、本発明の実
施例において、上限最高レート制限、最低ドロツ
プアウトレート制限及び最低レートを決定する手
段が図示されている。

カウンタ６０の出力Ｑ５，Ｑ８及びＱ９はナン
ドゲート６２へ信号を供給し、ライン６４上にお
いて最高レート制限を確立し、その最高レート制
限は153.3bpmに対応する390msecタイミング間
隔の代表値である。

反転された（inverted）信号はカウンタ６０の
出力Ｑ１２からナンドゲート７０へ供給されて、
30bpmに対応する2secタイミング間隔の代表値と
しての最低ドロツプアウトレート制限を確立す
る。

カウンタ６０の出力Ｑ８及びＱ１１はナンドゲ
ート６６へ信号を供給し、その信号はフリツプフ
ロツプ９２の出力信号とともに動作し、ナンドゲ
ート７０を介してライン９４上に最低レートを確
立し、その最低レートは53.3bpmに対応する
1.125secタイミング間隔の代表値である。前記回
路のこのような特徴の詳細は前述した通りであ
る。

本発明の範囲を逸脱することなくこの装置の多
数の変更が可能なことは明らかである。

以下本発明の実施の態様を列記する。

１ 前記レート制限論理手段は、 状態遷移に応答してカウンタリセツト信号を
発生させる入力信号状態遷移を検出するモニタ
手段と、 前記クロツクパルスに応答し、最低レート間
隔信号、最高レート間隔信号およびドロツプア
ウトレート間隔信号を発生させるカウンタ手段
と、 前記最高レート間隔信号に応答し、前記入力
信号期間が前記最高レート間隔を超えた場合
に、前記入力信号を前記出力信号手段にゲート
する第１手段と、 前記ドロツプアウト間隔信号に応答し、カウ
ンタリセツト信号が前記カウンタをリセツトす
るのを防止する第２手段と、 前記ドロツプアウト間隔信号に応答し、前記
最低レート間隔に対応する周波数の出力レート
を発生させる第３手段とを含む 特許請求の範囲第１項のペーサ。

２ 前記レート制限論理は、 状態遷移に応答してカウンタリセツト信号を
発生させる入力信号状態遷移を検出するモニタ
手段と、 前記クロツクパルスに応答し、第１最低レー
ト間隔信号、第２最高レート間隔信号および第
３ドロツプアウトレート間隔信号を発生させる
カウンタ手段と、 前記最高レート間隔信号に応答し、前記入力
信号期間が前記最高レート間隔を超えた場合
に、前記入力信号を前記出力信号手段にゲート
する第１論理手段と、 前記ドロツプアウト間隔信号に応答し、カウ
ンタリセツト信号が前記カウンタをリセツトす
るのを防止する第２論理手段と、 前記ドロツプアウト間隔信号に応答し、前記
最低レート間隔に対応する周波数の出力レート
を発生させる第３論理手段とを含む 特許請求の範囲第１項のペーサ。

３ 前記レート制限論理は、 前記入力信号の状態を検出するためのモニタ
手段と、 前記クロツクパルスに応答し、第１最低レー
ト間隔信号、第２最高レート間隔信号および第
３ドロツプアウトレート間隔信号を発生させる
カウンタ手段と、 前記最高レート間隔信号に応答し、前記入力
信号期間が前記最高レート間隔を超えた場合
に、前記入力信号を前記出力信号手段にゲート
する第１論理手段と、 前記ドロツプアウト間隔信号に応答し、カウ
ンタリセツト信号が前記カウンタをリセツトす
るのを防止する第２論理手段と、 前記ドロツプアウト間隔信号に応答し、前記
最低レート間隔に対応する周波数の出力レート
を発生させる第３論理手段とを含む 特許請求の範囲第１項のペーサ。

【図面の簡単な説明】

第１図は、レート制限ペーサの機能構成を示す
ブロツク図である。第２図は、本発明のレート制
限論理の動作を示すタイミング図である。第３図
は、ペースモードに対する入力パルスレートの関
数としての出力パルスレートのグラフを示す。第
４図は、抑止モードに対するグラフを示す。第５
図は、レート制限ペーサのレート制限論理の１実
施例の論理概略図である。 第１図において、１０はペーサ論理、１２はレ
ート制限論理回路、１４は出力増幅器、２０は水
晶発振器。

Claims (1)

1. 【特許請求の範囲】 １ レート制限ペーサであつて、 クロツクレートでクロツクパルスを、供給する
   発振器と、 パラメータデータを記憶するメモリ手段と、 記憶されたパラメータデータと前記クロツクパ
   ルスに応答して入力レート信号を発生するペーサ
   論理手段と、 レート制限論理手段とから構成され、 前記レート制限論理手段は、 上限最高レート制限を決定する手段と、 最低ドロツプアウトレート制限を決定する手段
   と、及び、 最低レートを決定する手段と、から構成され、 前記レート制限論理手段は、前記入力レート信
   号と前記クロツクパルスに応答して前記最高レー
   ト制限、前記ドロツプアウトレート制限及び前記
   最低レートの関数としての出力レート信号を発生
   し、出力レート信号は、以下のように変化する、 即ち、 (a) 前記入力レート信号が前記最高レート制限と
   前記ドロツプアウトレート制限との間に存在す
   る場合、出力レート信号は実質的に前記入力レ
   ート信号に等しく、 (b) 前記入力レート信号が前記最高レート制限よ
   りも大きい場合、出力レート信号は実質的に前
   記最高レート制限に等しく、 (c) 前記入力レート信号は前記ドロツプアウトレ
   ート制限よりも低い場合、出力レート信号は、
   実質的に前記最低レートに等しくなるように変
   化する、ことを特徴とするレート制限ペーサ。