JPH02148153A - ８ビットｒａｍを用いたパリティ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野］ この発明は、プログラムメモリからのシ売出データのパ
リティチエツクを行う８ビットＲＡＭを用いたパリティ
回路に関し、特にパリティ回路の小型化及び高速化を計
るようにしたものである。

〔従来の技術〕

一般に、マイクロコンピュータシステムのハード異常を
検出するには、メモリ内容の続出時のエラーを検出する
パリティエラーと、プログラムの暴走を検出するウオッ
チドックタイマエラーと、メモリの未実装領域の読出し
、書込みを検出するバスロックエラーとがある。

これら全てのエラー検出をプリントＭ板に実装すること
は、実装部品の価格、実装スペース等の制約から実現す
ることは不可能である。このため、通常、マイクロコン
ピュータシステムのハード異常検出用としては、パリテ
ィエラー及びウオッチドックタイマエラーの２つを実装
し、メモリの未実装領域の読出しエラー検出は、メモリ
の未実装領域へ暴走したこと及びメモリ未実装領域読出
しにより暴走したことをウォッチドックタイマエラ−で
検出することにより行うようにしている。

ところで、パリティエラーを検出するパリティエラー検
出回路としては、従来、第２図に示す構成を有するもの
が知られている。

すなわち、図示しない処理装置からのアドレス指定によ
ってデータの読出し又は書込みを行うプログラムメモリ
１と、このプログラムメモリ１に記憶されたデータに対
するパリティデータを記憶し、このパリティデータを１
ビツトづつ出力するパリティメモリ２と、プログラムメ
モリ１から読出されたデータに基づいてパリティデータ
を生成し、これとパリティメモリ２から読出されたパリ
ティデータとを比較してパリティエラーの検出を行うパ
リティエラー検出回路３と、パリティメモリ２の出力側
及びパリティエラー検出回路３間に介挿され、リード信
号が入力されたときにパリティデータをパリティエラー
検出回路３に人力するナンド回路４とを備えでいる。

而して、プログラムメモリｌに記憶されているデータの
読出しを行うには、処理装置がアドレスバス５を介して
アドレスデータをプログラムメモリ１及びパリティメモ
リ２に送出すると共に、リード信号をナンド回路４に送
出することにより、プログラムメモリ１からデータが読
出されると共に、パリティメモリ２からパリティデータ
が読出され、これら続出データがパリティエラー検出回
路３に入力される。パリティエラー検出回路３は、デー
タバス６を介して入力される続出データに基づいてパリ
ティデータを生成し、この生成したパリティデータとパ
リティメモリ２から読出されたパリティデータとを比較
して両者が一敗したときには続出データが正常であると
判断し、両者が不−ｉｔであるときに続出データが異常
であると判断して、異常検出信号をパリティ処理回路に
送出する。

また、処理装置からプログラムメモリ１にデータの書込
みを行う場合には、アドレスバス５を介してアドレスデ
ータをプログラムメモリ１及びパリティメモリ２に送出
すると共に、書込データをデータバス６を介してプログ
ラムメモリ１及びパリティエラー検出回路３に送出する
。このとき、パリティエラー検出回路３で書込データに
基づいてパリティデータを生成し、このパリティデータ
がパリティメモリ２に記憶される。

また、他の従来例として、第３図に示すように、パリテ
ィメモリ２として８ビットＲＡＭを使用し、このパリテ
ィメモリ２から読出される８ビット即ち８アドレス分の
パリティデータをリード信号が入力される毎にラッチ回
路７にラッチし、このラッチデータをアドレスデータに
基づいて選択するセレクト機能を付加したパリティ回路
３に入力して、このパリティ回路３でアドレスデータに
対応したラッチデータを選択し、この選択されたラッチ
データとプログラムメモリ１からの読出データに基づい
て生成したパリティデータとを比較することによりパリ
ティエラー検出を行うパリティエラー検出方式が提案さ
れている。

〔発明が解決しようとする課題〕

しかしながら、上記第２図のパリティ回路にあっては、
パリティメモリ２のアクセスが１ビツトであるので、プ
ログラムメモリ１のデータ記憶容量の増加に伴って使用
するＲＡＭの個数が増加し、パリティ回路が大型化し、
小型化の要求を満足することができないという課題があ
り、また、第３図のパリティ回路にあっては、小型化の
要求を満足することができるが、プログラムメモリ１か
らデータを読出す毎に、パリティメモリ２から出力され
る８アドレス分のパリティデータをラッチ回路７にラッ
チする必要があるため、アクセスタイムが長くなり、高
速化が困難となる課題があった。

そこで、この発明は、上記従来例の課題に着目してなさ
れたものであり、パリティ回路の小型化と高速化とを同
時に満足することができる８ビットＲＡＭを用いたパリ
ティ回路を提供することを目的としている。

［課題を解決するための手段］ 上記目的を達成するために、この発明に係る８ピッ１−
ＲＡＭを用いたパリティ回路は、外部の処理装置からア
クセスされるデータメモリに記憶された各データに対す
るパリティデータの８７ドレス分を１語長に記憶する８
ビットＲＡＭで構成されるパリティメモリと、該パリテ
ィメモリから続出された８アドレス分のパリティデータ
をラッチするラッチ回路と、前記処理装置からのアドレ
スデータが前回のアドレスデータを含む８アドレス単位
のアドレス領域に含まれるか否かを判定し、その判定結
果がアドレスデータが前記アドレス領域に含まれるとき
に前記ラッチ回路の前回のラッチデータ中からアドレス
データに該当するラッチデータを選択するアクセス制御
手段とを備えたことを特徴としている。

〔作用〕

この発明においては、データメモリに対するデータの書
込時に、８ビットＲＡＭを使用したパリティメモリに、
１語長にデータメモリの８アドレス分のパリティデータ
を記憶し、データメモリのデータ続出時に、アクセス制
御手段で、アドレスデータが前回のデータ続出時におけ
るアドレスデータを含む１語長領域のアドレスデータと
一致するか否かを判定することにより、前回のデータ読
出時にラッチ回路にラッチされている８アドレス分のパ
リティデータが使用できるか否かを判断し、今回のアド
レスデータと前回のアドレスデータを含む１語長領域の
アドレスデータとが一致するときには、ラッチ回路にラ
ッチされている８アドレス分のアドレスデータに対応し
たパリティデータ中から該当アドレスデータに対応する
パリティデータを選択し、これをパリティ検出回路に入
力して、このパリティデータとデータメモリから読出さ
れたデータから生成されるパリティデータとを比較して
パリティチエツクを行う。

また、データ続出時のアドレスデータが前回のアドレス
データを含む１語長傾城のアドレスデータと一致しない
ときには、パリティメモリをアクセスすると共に、ラッ
チ回路を駆動してパリティメモリから出力される該当ア
ドレスデータのパリティデータを含む８アドレス分のパ
リティデータをラッチし、これらパリティデータから今
回のアドレスデータに対応するパリティデータを選択し
て、パリティ検出回路に入力することにより、パリティ
チエツクを行う。

この結果、少なくともデータメモリにおける連続したア
ドレスのデータを連続的に書込み又は読出す場合に、ラ
ッチ回路の駆動が８アドレス毎に１回で済むことからア
クセスタイムを短縮して高速化を計ることができる。

〔実施例〕

以下、この発明の実施例を図面に基づいて説明する。

第１図はこの発明の一実施例を示すブロック図である。

図中、１はデータメモリとしてのプログラムメモリ、２
は１語長に８アドレス分のパリティデータを記憶する８
ビットＲＡＭで構成されるパリティメモリ、３はパリテ
ィ検出回路、７はパリティメモリから出力される８アド
レス分のパリティデータをラッチするラッチ回路である
。ここで、データメモリ１及びパリティメモリ２の読出
／書込は、処理装置からの読出信号ＲＤ及び書込信号Ｗ
Ｔが供給されるメモリ制御回路１０によって制御される
。このメモリ制御回路１０は、処理装置からの続出信号
ＲＤ及び書込信号ＷＴを直接データメモＩＪ　ｌの出力
制御端子及び書込制御端子に供給すると共に、続出信号
ＲＤ及び後述するラッチ制御回路１５のナンド回路２１
の出力が入力されるナンド回路１１と、このナンド回路
１１の出力及び書込信号ＷＴが入力されるワンショット
回路１２の出力が入力されるノア回路１３と、ワンショ
ット回路１２の出力を所定時間遅延させる遅延回路１４
とを有し、ノア回路１２の出力がパリティメモリ２の出
力制御端子に、遅延回路１４の遅延出力がパリティメモ
リ２の書込制御端子及び後述する書込用セレクタ２５の
出力制御端子にそれぞれ入力される。

一方、図示しない処理装置からのＮビットのアドレスデ
ータＡＤは、アドレスバス５を介してラッチ制御回路１
５に入力される。このラッチ制御回路１５は、アドレス
バス５を介して入力されるアドレスデータＡＤを処理装
置からのアドレスイネーブル信号ＡＬＥによってラッチ
するラッチ回路１６と、このラッチ回路１６でラッチし
たアドレスデータをラッチするラッチ回路１７と、両ラ
ッチ回路１６及び１７のラッチ出力が入力されるコンパ
レータ１８とを備えている。ここで、ラッチ回路１６は
処理装置から供給されるアドレスイネーブル信号ＡＬＥ
によってＮビットのアドレスデータＡＤをラッチする。

このラッチ回路１６から出力されるアドレスデータは、
内部アドレスバス１９を構成するＮ本のアドレス線Ａ０
〜ＡＭ−。

の全てがデータメモリｌのアドレス入力側及びコンパレ
ータ１８に接続され、アドレス線Ａ、　−ＡＮ−１の内
の下位３本のアドレス線Ａ０〜Ａ２を除く上位Ｎ−３本
のアドレス線Ａ、〜Ａ３−８がパリティメモリ２のアド
レス入力に接続され、アドレス線Ａ０〜八〇−１の下位
３本のアドレス線Ａｏ〜Ａ２が後述する続出用セレクタ
２４及び書込用セレクタ２５に接続されている。また、
コンパレータ１８の他方の入力側にラッチ回路１７のラ
ッチ出力が入力され、このコンパレータ１８で、各ラッ
チ回路１６及び１７でラッチしてい番アドレスデータの
下位３ビツトを除く上位Ｎ−３ビツトを比較することに
より、８アドレス単位のアドレスデータの比較が行われ
、両者が一致するときに低レベルの一敗信号ＥＳが出力
される。

この一致信号ＥＳは、インバータ２０を介してナンド回
路２１の一方の反転入力側に供給され、このナンド回路
２１の他方の反転入力側に処理装置から出力されるデー
タメモリ１及びパリティメモリ２のチップを選択するチ
ップセレクト信号Ｃ８が入力され、このナンド回路２１
の出力が遅延回路２２を介してラッチ回路１７にラッチ
信号として供給されると共に、ナンド回路２３の一方の
反転入力側及び前記メモリ制御回路ＩＯのナンド回路１
１の反転入力側に供給される。

ナンド回路２３は、その他方の反転入力側に、前記メモ
リ制御回路ｌＯのノア回路１２の出力がが供給され、出
力がラッチ回路７にラッチ信号として供給される。

また、ラッチ回路７にラッチされている８アドレス分の
パリティデータが、続出用セレクタ２４に供給されると
共に、パリティメモリ２から読出される８アドレス分の
パリティデータが書込用セレクタ２５に供給され、これ
ら読出用セレクタ２４及び書込用セレクタ２５には、前
記ラッチ回路１７にラッチされているアドレスデータの
下位３ビツトＡ０〜Ａ２がパリティデータ選択信号とし
て入力されている。ここで、続出用セレクタ２４は、入
力されるアドレスデータに基づいて８アドレス分のラッ
チ出力のうち対応するラッチ出力即ち処理装置から送出
されるアドレスデータに対応するパリティデータを選択
し、このパリティデータを処理装置から供給される続出
信号ＲＤが低レベルとなる毎に、一方の反転入力側に続
出信号ＲＤが入力され且つ出力がパリティ検出回路３に
入力されるナンド回路２６の他方の反転入力側に出力す
る。また、書込用セレクタ２５は、前記ラッチ回路１７
にラッチされているアドレスデータの下位３ビツトＡ＋
１−Ａｔ　、パリティメモリ２の８アドレス分のパリテ
ィデータ及びパリティ検出回路３のパリティ検出信号が
入力され、パリティ検出信号をアドレスデータに対応し
たパリティメモリ２のパリティデータに置換し、この置
換パリティデータを前記遅延回路１３の出力が低レベル
となる毎にパリティメモリ２に書込パリティデータとし
て入力する。

そして、メモリ制御回路１０、ラッチ制御回路１５、続
出用セレクタ２４及び書込用セレクタ２５でアクセス制
御手段が構成されている。

次に、上記実施例の動作を説明する。今、データメモリ
１に所要のデータが書込まれており、これら書込データ
に対応するパリティデータがパリティメモリ２にアドレ
スを対応させて１語長に８アドレス分となるように書込
まれているものとする。

この状態で、データメモリ１からデータを読出す場合に
は、ラッチ回路１７に前回の書込処理時のアドレスデー
タがラッチされているものとして、処理装置からアドレ
スデータをアドレスバス５に送出すると共に、アドレス
イネーブル信号ＡＬＥをラッチ回路１６に送出してアド
レスデータをうツチさせる。このラッチ回路１６にラッ
チされたアドレスデータは、その全アドレスビットがデ
ータメモリｌのアドレスデータ入力側及びコンパレータ
１８に供給されると共に、下位３ビツトＡ＋１〜Ａ２が
続出用セレクタ２４及び書込用セレクタ２５に、上位Ｎ
−３ビツトがパリティメモリ２のアドレス入力側に供給
される。

このとき、今回送出されたアドレスデータＡＤとラッチ
回路１７にラッチされているアドレスデータとの上位Ｎ
−３ビツトが一致した場合には、コンパレータ１８から
低レベルの一致信号ＥＳが出力され、これがインバータ
２０で反転されてナンド回路２１に供給されるので、こ
のナンド回路２１の出力は高レベルを維持し、ラッチ回
路１７は駆動されることなく、現在ラッチしているアド
レスデータをそのまま維持し、またナンド回路２１の高
レベル出力がナンド回路２３に入力されるので、このナ
ンド回路２３の出力も低レベルを維持してラッチ回路７
も駆動されることなく現在ラッチしているアドレスデー
タＡＤに対応したパリティデータを含む８アドレス分の
パリティデータをそのまま維持する。

この状態で処理装置から続出信号ＲＤが出力されると、
これに応じてデータメモリ１では、ラッチ回路１６でラ
ッチされている入力されたアドレスデータＡＤで指定さ
れるアドレス位置からデータを読出して、これをデータ
バス６に送出する。

この続出データは、処理装置に供給されると共に、パリ
ティ検出回路３にも入力されるので、このパリティ検出
回路３で書込データに対応するパリティデータが生成さ
れる。

一方、パリティメモリ２は、ラッチ制御回路１５のナン
ド回路２１の出力が高レベルであるので、メモリ制御回
路ｌＯのナンド回路１１の出力が高レベルを維持し、ノ
ア回路１３の出力も高レベルを維持するのでアクセスさ
れることはない。

しかしながら、ラッチ回路７に維持されている今回のア
ドレスデータＡＤに対応するパリティデータを含む８ア
ドレス分のパリティデータが続出用セレクタ２４に供給
されているので、この続出用セレクタ２４で、８アドレ
ス分のパリティデータ中から内部アドレスバス１９を介
して供給される今回のアドレスデータＡＤの下位３ビツ
トＡＯ〜Ａ２で表されるラッチ回路１６にラッチされて
いるアドレスデータに対応するパリティデータを選択し
、これを続出信号ＲＤが低レベルとなった時点でパリテ
ィ検出回路３に送出する。このパリティデータを受けた
パリティ検出回路３では、データメモリ１から読出した
続出データに基づいて生成したパリティデータと、続出
セレクタ２４から入力されるパリティデータとを比較し
、両者が一致しているときには、読出デニタが正常であ
るものと判断して、例えば低レベルのパリティ検出信号
を図示しないパリティ処理回路に送出し、両者が不一致
であるときには、続出データが異常であるものと判断し
て、高レベルのパリティ検出信号をパリティ処理回路に
送出する。

一方、アドレスバス５を介して送出されたアドレスデー
タの上位Ｎ−３ビツトとラッチ回路１７に保持されてい
るアドレスデータの上位Ｎ−３ビツトが一致しないとき
には、コンパレータ１８から高レベルの一致検出信号Ｅ
Ｓが出力され、これがインバータ２０で反転されるので
、ナンド回路２１の出力がチップセレクト信号Ｃ３が低
レベルである間低レベルの出力が得られる。このため、
ナンド回路２１の出力が低レベルとなり、且つ続出信号
ＲＤが低レベルとなった時点で、メモリ制御回路１０の
ナンド回路１１の出力が低レベルとなり、ノア回路１３
の出力も低レベルとなるので、パリティメモリ２からラ
ッチ回路１６にラッチされている今回のアドレスデータ
ＡＤの上位Ｎ−３ビツトで表されるアドレスから８アド
レス分のパリティデータが読出されると共に、ナンド回
路２３の出力が低レベルとなることからラッチ回路７が
駆動されて、パリティメモリ２から読出された８アドレ
ス分のパリティデータをラッチする。このラッチ回路７
にラッチされた８アドレス分のパリティデータが続出用
セレクタ２４に送出されるので、この続出用セレクタ２
４で前述したようにラッチ回路１６にラッチされている
今回のアドレスデータに対応したパリティデータが選択
され、これがパリティ検出回路３に入力されてパリティ
検出が行われる。そして、ラッチ回路１７には、遅延回
路２２で設定された遅延時間経過後にラッチ回路１６で
ラッチされているアドレスデータＡＤをラッチし、この
ためコンパレータ１８の一敗検出信号ＥＳが低レベルに
復帰する。

このようにして、処理装置からアドレスデータがアドレ
スバス５に送出される毎に、ラッチ制御回路１５で送出
されたアドレスデータとラッチ回路７に保持されている
８アドレス分のパリティデータとが対応しているか否か
を判断し、両者が対応しているときには、パリティメモ
リ２をアクセスすることなくラッチ回路７に保持されて
いる８アドレス分のパリティデータを使用してパリティ
検出を行い、入力されるアドレスデータとラッチ回路７
に保持されている８アドレス分のパリティデータとが対
応していないときに始めてパリティメモリ２をアクセス
して新たなアドレスデータに対応する８アドレス分のパ
リティデータをラッチ回路７にラッチするようにしてい
るので、処理装置から送出されるアドレスデータが連続
している場合には、８アドレスに一回バリティメモリ２
がアクセスされることになり、メモリアクセス回数を減
少させてメモリをウェイトなしに高速にアクセスするこ
とができる。

また、処理装置からの送出されるデータをプログラムメ
モリ１に書込む場合には、処理装置から書込アドレスを
表すアドレスデータＡＤ、書込データ、チップセレクト
信号Ｃ８１アドレスイネーブル信号ＡＬＥ及び書込信号
ＷＴが送出される。

このため、アドレスデータＡＤがラッチ回路１６にラッ
チされた時点で、プログラムメモリｌのアドレスデータ
ＡＤで表されるアドレス位置に書込データが書込まれる
。一方、パリティ検出回路３には、書込データが供給さ
れているのでこれに基づいてパリティデータが生成され
、これが書込用セレクタ２５に供給される。さらに、書
込信号ＷＴがワンショット回路１１に供給されるので、
このワンショット回路１１から低レベルの比較的小さな
パルス幅のパルスが出力され、これがノア回路１３を介
してパリティメモリ２の出力制御端子に供給されるので
、このパリティメモリ２のアドレスデータに対応するパ
リティデータを含む８アドレス分のパリティデータが読
出され、これが書込用セレクタ２５に供給される。この
ため、書込用セレクタ２５では、入力されるパリティメ
モリ２からの８アドレス分のパリティデータ、アドレス
データＡＤの下位３ビツト及びパリティ検出回路３から
のパリティデータに基づいて、８アドレス分のパリティ
データ中の今回のアドレスデータに対応するビットのパ
リティデータをパリティ検出回路３から送出された新た
なパリティデータに置換して８アドレス分のパリティデ
ータを形成する。

その後、ワンショット回路１１の出力パルスが高レベル
に復帰してからパリティメモリ２の書込制御端子及び書
込用セレクタ２５に遅延回路１３で遅延された書込パル
スが入力されるので、書込用セレクタ２５で更新された
８アドレス分のパリティデータがパリティメモリ２に書
込まれて書込処理を終了する。

なお、上記実施例においては、プログラムメモリＩ及び
パリティメモリ２が共に出力制御端子ＯＥ及び書込制御
端子ＷＥを有する場合について説明したが、これに限定
されるものではなく、出力制御端子ＯＥ及び書込制御端
子ＷＥが共通の読出／書込端子Ｒ／Ｗで構成されている
場合にもこの発明を適用し得るものである。

また、上記実施例においては、ラッチ回路７を駆動しな
いときに、パリティメモリ２のアクセスも中止するよう
にした場合について説明したが、これに限らずメモリ制
御回路１０のナンド回路１１を省略してパリティメモリ
２をアクセスするようにしても、その続出パリティデー
タをラッチ回路７でラッチすることはないので、メモリ
続出の高速化に影響を与えることはない。

〔発明の効果］ 以上説明したように、この発明によれば、パリティメモ
リとして８ビットＲＡＭを使用し、この８ビットＲＡＭ
から出力される８アドレス分のパリティデータをラッチ
回路でラッチし、アクセス制御手段で、パリティメモリ
及びラッチ回路を、入力されるアドレスデータがラッチ
回路にラッチされている８アドレス分のパリティデータ
に対応しているか否かを判断し、両者に対応関係がある
ときにはラッチ回路にラッチされている８アドレス分の
パリティデータを使用してパリティ検出を行い、両者に
対応関係がないときに、始めてパリティメモリをアクセ
スして、ラッチ回路のラッチデータを更新するようにし
ているので、パリティメモリを構成するＲＡＭの点数を
減少させて回路を小型化することができると共に、高速
化を計ることができる効果が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
及び第３図はそれぞれ従来例を示すブロック図である。 図中、１はプログラムメモリ（データメモリ）、２はパ
リティメモリ、３はパリティ回路、５はアドレスバス、
６はデータバス、７はラッチ回路、１０はメモリ制御回
路、１５はラッチ制御回路、１６．１７はラッチ回路、
１８はコンパレータ、１９は内部アドレスバス、２４は
書込用セレクタ、２５は続出用セレクタである。

Claims (1)

【特許請求の範囲】
1. （１）外部の処理装置からアクセスされるデータメモリ
   に記憶された各データに対するパリテイデータの８アド
   レス分を１語長に記憶する８ビットＲＡＭで構成される
   パリテイメモリと、該パリテイメモリから読出された８
   アドレス分のパリテイデータをラッチするラッチ回路と
   、前記処理装置からのアドレスデータが前回のアドレス
   データを含む８アドレス単位のアドレス領域に含まれる
   か否かを判定し、その判定結果がアドレスデータが前記
   アドレス領域に含まれるときに前記ラッチ回路の前回の
   ラッチデータ中からアドレスデータに該当するラッチデ
   ータを選択するアクセス制御手段とを備えたことを特徴
   とする８ビットＲＡＭを用いたパリティ回路。