JPH02145012A - Reference voltage trimming circuit - Google Patents
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- JPH02145012A JPH02145012A JP63298973A JP29897388A JPH02145012A JP H02145012 A JPH02145012 A JP H02145012A JP 63298973 A JP63298973 A JP 63298973A JP 29897388 A JP29897388 A JP 29897388A JP H02145012 A JPH02145012 A JP H02145012A
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積回路装置の基準電圧トリミング回
路に関し、特に、所望の基準電圧の調整範囲を広くする
ことのできる基へＩＸ電圧トリミング回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a reference voltage trimming circuit for a semiconductor integrated circuit device, and particularly to a base IX voltage trimming circuit that can widen the adjustment range of a desired reference voltage. Regarding.
［従来の技術〕
この種従来の基準電圧トリミング回路を第２図に示す、
同図において、第１の演算増幅器である基準電圧発生回
路１の出力端子は、第２の演算増幅器である基準電圧バ
ッファ２の非反転入力端子と抵抗ｒａ、ｒｂおよび３２
本の抵抗ｒからなるトリミング用抵抗回路網の一端とに
接続されている。抵抗回路網の各抵抗の接続点は、基準
゛上圧発生回路１の出力端子側から節点に１．１（２、
・・ｋ３２となされており、そして、抵抗回路網の池端
は接地されＣいる。基準電圧発生回路１の非反転入力端
子には電圧発生源４が接続されている。[Prior Art] This type of conventional reference voltage trimming circuit is shown in FIG.
In the figure, the output terminal of a reference voltage generation circuit 1, which is a first operational amplifier, is connected to the non-inverting input terminal of a reference voltage buffer 2, which is a second operational amplifier, and resistors ra, rb, and 32.
It is connected to one end of a trimming resistor network consisting of a real resistor r. The connection point of each resistor in the resistor network is 1.1 (2,
...k32, and the end of the resistor network is grounded. A voltage generation source 4 is connected to a non-inverting input terminal of the reference voltage generation circuit 1 .
而して、この電圧発生源４の発生電圧は、集積回路内の
エンハンスメンｌ−をｌ・ランジスタおよびデイプリー
ジョン型トランジスタのしきい値電圧によって定まる定
電圧である。基準電圧発生ｒｉｌｉ′回路１の反転入力
端子にはデコーダ３が接続されているが、このデコーダ
３は、径路設定端子工１〜Ｉ５に入力される信号に応じ
て、抵抗回路Ｍ４の節点ｌ（１〜に３２のうちのいずれ
かの節点と前記反転入力端子とを接続する撮能を有する
ものである。基準電圧発生回路］の出力端子に接続され
る基準電圧バッファ２は、その出力端子がその反転入力
端子に接続されてボルテージフォロア回路を構成してい
る。The voltage generated by the voltage generation source 4 is a constant voltage determined by the threshold voltages of the enhancement transistors and depletion type transistors in the integrated circuit. A decoder 3 is connected to the inverting input terminal of the reference voltage generation rili' circuit 1, and this decoder 3 converts the node l( The reference voltage buffer 2, which is connected to the output terminal of the reference voltage generation circuit, has the capability of connecting any one of the nodes 1 to 32 to the inverting input terminal. It is connected to its inverting input terminal to form a voltage follower circuit.
この回路は、トリミング用抵抗回路網の各節点のうち節
点に１、ｋ１７がデコーダ３に選択された時の基準電圧
バッファ２の出力を簡単に測定しうるように集績回路上
で構成されているので、その測定値を用いて所望の基準
電圧に最も近くなる出力が得られるように節点を選択す
る０次に、このようなトリミングの方法についてより詳
しく ＝！！明する。This circuit is constructed on a collection circuit so that the output of the reference voltage buffer 2 can be easily measured when node 1 and k17 are selected by the decoder 3 among the nodes of the trimming resistor network. For more information on such a trimming method, use the measured value to select the node that yields the output closest to the desired reference voltage. ! I will clarify.
基準電圧発生回路１の出力電圧をＶＢ、電圧発生源４の
発生電圧を△■、’ｆ；Ｈ＄電圧バッファ２のＬｌ：力
１Ｅ圧をＶ、トリミング用抵抗回路網で選択した節点の
添字をに、基準電圧バッファ２のオフセット電圧をＶＯ
ｌｌ（＝１．１７の時の出力電圧をＶｌ、、Ｖｌ７とす
ると次式が得られる。The output voltage of the reference voltage generation circuit 1 is VB, the voltage generated by the voltage generation source 4 is △■, 'f; , set the offset voltage of reference voltage buffer 2 to VO
If the output voltage when ll(=1.17 is Vl, , Vl7), the following equation is obtained.
Ｖ＝ＶＢ＋ＶＯ川■
ＶＢ＝［１＋ｉｒａ＋（ｋ−１）ｒ）／（ｒｂ ＋
（３３−ｋ） ｒ） コ △ Ｖ 、・、
■■、■式より、
Ｖ＝ ［１＋ｆｒａ＋ （ｋ−１）ｒｌ／ｆｒｂ＋ （
３３−ｋ）ｒ）Ｅ△Ｖ＋ＶＯ−・−■１（＝１．１７の
時、Ｖ＝Ｖ１、Ｖｌ７であるがら０式より、
Ｖ １ ＝ （１＋ｒ ａ ／ ＜ ｒ ｂ ＋３２
ｒ ） ）ΔＶ＋ＶＯ・・・■
Ｖｌ ７＝ （１＋ （ｒａ＋１６ｒ）／（ｒｂ＋
１６ｒ）） ΔＶ＋ＶＯ−・・■抵抗値としてｒａ＝０
．４８にΩ、ｒｂ＝１０゜２１２にΩ、１６ｒ＝３．４
０４にΩであるものとすると、△■とＶＯが■、０式を
用いて次のように求められる。V=VB+VO river■ VB=[1+ira+(k-1)r)/(rb+
(33-k) r) ko △ V ,...
From the formulas ■■ and ■, V= [1+fra+ (k-1)rl/frb+ (
33-k) r) E△V+VO-・-■1 (When = 1.17, V=V1, Vl7, but from formula 0, V 1 = (1+ra / < r b +32
r ) )ΔV+VO...■ Vl 7= (1+ (ra+16r)/(rb+
16r)) ΔV+VO-... ■Ra=0 as resistance value
．． Ω to 48, rb = 10° Ω to 212, 16r = 3.4
Assuming that 04 is Ω, △■ and VO can be obtained as follows using the formula ■ and 0.
△Ｖ＝３．８９ （Ｖｌ７−Ｖｌ） ・・・■
ＶＯ＝５Ｖ１−４Ｖ１７ ・・・■所
望の基準電圧をＶ＝３．１Ｖであるとすると、■、■、
■式からｋが■式のように求められる。△V=3.89 (Vl7-Vl)...■
VO=5V1-4V17...■If the desired reference voltage is V=3.1V,■,■,
From the formula (■), k can be found as in the formula (■).
ｋ＝（２５１，１−）−４Ｖ１７−８５Ｖ１）／（３，
１−５Ｖ１＋４Ｖ１７） ・・・■この値
に最も近い節点を選択することにより、所望の基準電圧
が得られる。k=(251,1-)-4V17-85V1)/(3,
1-5V1+4V17) . . . By selecting the node closest to this value, the desired reference voltage can be obtained.
［発明が解決しようとする問題点］
いま、ΔＶ＝３．ＯＶ、ＶＯ＝ １０ｍＶとすると、■
、■、■式よりに＝１．ｉとなり、ｋ＝１を０式に代入
すると、Ｖ＝３．０９５Ｖになる。[Problem to be solved by the invention] Now, ΔV=3. If OV, VO = 10mV, ■
, ■, ■ From the formula = 1. i, and by substituting k=1 into equation 0, V=3.095V.
また、ΔＶ＝１．９Ｖ、ＶＯ＝ ２０ｍＶとすると、
■、■、■式よりに＝３０．９となり・、ｋ＝３１を代
入すると、Ｖ＝３．１０６Ｖになる。Also, if ΔV=1.9V and VO=20mV,
According to equations (2), (2), and (2), it becomes =30.9.If k=31 is substituted, V=3.106V.
■式から明らかなように、Δ■、ＶＯの値が一定であれ
ば、ｋの値が大きい程、出力電圧■は大きくなる。とこ
ろが、今述べたように△ｖ＝３６０■、１．９■のとこ
ろでｋの値が殆ど最小値、最大値となるのであるから、
各抵抗値と基準電圧バッファのオフセット電圧とが上記
の値であるものとすると、この回路では、八Ｖが１．９
■≦△■≦３．ＯＶであるときに、Ｖ＝３．１Ｖがトリ
ミングによって実現できる。しかし、△■が３゜ＯＶを
超えると最早トリミング不可１ｍとなる。先に述べたよ
うにΔＶが集積回路内のトランジスタのしきい値電圧に
よって定まるものであるので、拡散工程が終了した段階
では殆どこの値は定まってしまいｔａから変えることは
不可能である。従って、トリミング不可能となった場合
には、その集積回路を不良品とするかあるいは他の用途
に用いなければならないという不都合が生じる。As is clear from the formula (2), if the values of Δ■ and VO are constant, the larger the value of k, the greater the output voltage (2). However, as just mentioned, the value of k almost reaches the minimum and maximum values at △v = 360■ and 1.9■, so
Assuming that each resistance value and the offset voltage of the reference voltage buffer are the above values, in this circuit, 8V is 1.9
■≦△■≦3. When OV, V=3.1V can be achieved by trimming. However, if Δ■ exceeds 3°OV, trimming is no longer possible at 1 m. As mentioned above, since ΔV is determined by the threshold voltage of the transistor in the integrated circuit, this value is almost fixed at the stage where the diffusion process is completed and it is impossible to change it from ta. Therefore, when trimming becomes impossible, there arises an inconvenience that the integrated circuit must be rejected or used for other purposes.
よって、本発明の目的とするところは、電圧トリミング
範囲を広げること、特に、電圧発生源の発生電圧が所望
の基準電圧より高い場合にもトリミンク可能とすること
であり、もって不必要に集積回路装置の不良品を出さな
いようにすることである。Therefore, it is an object of the present invention to widen the voltage trimming range, and in particular to enable trimming even when the voltage generated by the voltage source is higher than the desired reference voltage, thereby unnecessarily reducing the The goal is to prevent defective equipment from being produced.
［問題点を解決するための手段］
本発明の基準電圧トリミング回路は、第１の入力端子、
第２の入力端子および出力端子を有する基準電圧発生回
路と、前記基準電圧発生回路の第１の入力端子に接続さ
れた電圧発生源と、一端が前記基準電圧発生回路の出力
端子に接続され他端が接地されその間に複数の節点を有
し各節点間にトリミング用抵抗が接続された抵抗回路網
と、前記抵抗回路網のいずれかの節点を選択し該選択さ
れた節点と前記基や電圧発生回路の第２の入力端子とを
接続するデコーダと、入力端子を有し前記基準電圧発生
回路の出力を受けて所望の基準電圧を出力するバッファ
増幅器とを具備するものであって、前記バッファ増幅器
の入力端子は、前記抵抗回路網の枚数の節点のうちから
前記バッファ増幅器の出力すべき所望の基準電圧と前記
電圧発生源の発生電圧とに応じて選択された節点と接続
されている。[Means for solving the problem] The reference voltage trimming circuit of the present invention has a first input terminal,
a reference voltage generation circuit having a second input terminal and an output terminal; a voltage generation source connected to the first input terminal of the reference voltage generation circuit; and one end connected to the output terminal of the reference voltage generation circuit; A resistor network whose end is grounded and has a plurality of nodes between them and a trimming resistor is connected between each node, selects any node of the resistor network, and connects the selected node to the base or voltage. a decoder connected to a second input terminal of the generating circuit; and a buffer amplifier having an input terminal and receiving the output of the reference voltage generating circuit and outputting a desired reference voltage, the buffer amplifier The input terminal of the amplifier is connected to a node selected from among the nodes of the resistor network according to a desired reference voltage to be output from the buffer amplifier and a voltage generated by the voltage generation source.
［実施例］
次に、図面を参照して本発明の実施例について説明する
。[Example] Next, an example of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例を示す回路図である。同図
において、第２図に示した従来例のものと同一の部分に
′）いては同一の番号が付されているので、その部分に
関する詳細な説明は省略するが、この実施例では第１図
に示すように、基準電圧発生回路１の出力端子は節点ｊ
Ｏに接続されており、節点ｊＯには、抵抗Ｒａ、３２個
の抵抗Ｒおよび抵抗Ｒｂからなる抵抗回路網の−ｆｌｆ
、すなわら、抵抗Ｒａの一端が接続されている。抵抗回
路網の各抵抗の各接続点は、抵抗Ｒａ寄りがらｊ・１ａ
に節点ｊ１、ｊ２、・・・、ｊ３２となされており、抵
抗回路網の他端は接地されている。また、基準電圧バッ
ファ２の入力端子には、３３個の節点１０．１１、・・
・、ｉ３２を有する導体が接続されている。後述するよ
うに、出力端子５がら出力さぜるべき基準電圧値と電圧
発生源４の発生電圧によって、これらの節点１０〜ｉ３
２の中がら、１つの節点が選択され、その節点が、節点
ｊＯＳｊ３２の中の対向する節点へ接続される。FIG. 1 is a circuit diagram showing one embodiment of the present invention. In this figure, the same parts as in the conventional example shown in Fig. 2 are given the same numbers, so a detailed explanation of those parts will be omitted. As shown in the figure, the output terminal of the reference voltage generation circuit 1 is connected to the node j
-flf of a resistor network consisting of a resistor Ra, 32 resistors R, and a resistor Rb is connected to the node jO.
, that is, one end of the resistor Ra is connected. Each connection point of each resistor in the resistor network is j・1a near the resistor Ra.
The nodes j1, j2, . . . , j32 are connected to each other, and the other end of the resistor network is grounded. In addition, the input terminal of the reference voltage buffer 2 has 33 nodes 10, 11,...
, i32 are connected. As will be described later, depending on the reference voltage value to be output from the output terminal 5 and the voltage generated by the voltage generation source 4, these nodes 10 to i3
2 is selected, and that node is connected to the opposing node in node jOSj32.
この回路が集積化さな集開回路においては節点ｊ１、ｊ
１７が選択され、その節点が基準電圧発生回路１の反転
入力端子と接続された状邪での出力電圧は、ウェハ段階
で容易にＪｌ定できるものとする［但し１．Ｊｎと１ｎ
（ｎ＝ｏ、ｌ、・ ３２）が未接続の状態にあるので
測定できる出力電圧は節点ｊＯにおけるものである。］
。In an integrated circuit where this circuit is not integrated, the nodes j1 and j
17 is selected and its node is connected to the inverting input terminal of the reference voltage generation circuit 1, the output voltage can be easily determined as Jl at the wafer stage [However, 1. Jn and 1n
Since (n=o, l, ·32) is in an unconnected state, the output voltage that can be measured is that at the node jO. ]
.
いま、基基準電圧発生回ｒ１８１の出力電圧をＶＢ、ま
た電圧発生源４の発生電圧を△■、基準電圧バッファ２
の出力電圧をＶｊ、トリミング用抵抗回路網においてデ
コーダ３側で選択された節点の添字をｊ、基準電圧バッ
ファ２側で選択された節点の添字をｉ、基準電圧バッフ
ァ乏のオフセラ１〜電圧をＶＯとすると次式が得られる
（但し、ｉ≧１とする）。Now, the output voltage of the base reference voltage generation circuit r181 is VB, the generated voltage of the voltage generation source 4 is △■, and the reference voltage buffer 2
Vj is the output voltage of Vj, the subscript of the node selected on the decoder 3 side in the trimming resistor network is j, the subscript of the node selected on the reference voltage buffer 2 side is i, and the voltage of off-cellar 1 with insufficient reference voltage buffer is When VO is set, the following formula is obtained (provided that i≧1).
Ｖ Ｂ ＝ ［（Ｒａ 十Ｒｈ ＋ ３２ Ｒ） ／ｆ
Ｒｂ＋（３３ｊ ）Ｒ）］Δ■ ・・・■Ｖｊ＝ＣｆＦ
も１）＋（３３−ｉ）Ｒ）／ｆＲ，ｂ＋ （３３−ｊ
＞Ｒ）］△Ｖ十ＶＯ・・・［株］
Ｊ＝１．１７の時の出力電圧をＶｊ＝Ｖ１．Ｖ１７とし
、ｆｌａ＝０．４８にΩ、Ｉ”ｔｂ＝１０．２１２にΩ
、１６Ｒ＝３．４０４にΩ、所望基、Ｈ（ｔ′−電圧を
３．１■とすると。V B = [(Ra + 32 R) /f
Rb+(33j)R)]Δ■...■Vj=CfF
Also1)+(33-i)R)/fR,b+ (33-j
>R) ] △V + VO... [Co.] The output voltage when J = 1.17 is Vj = V1. V17, Ω at fla=0.48, Ω at I”tb=10.212
, 16R = 3.404, Ω, desired group, H (assuming the t'-voltage is 3.1■.
ｊ＝（２５１，１＋４Ｖ１７−８５Ｖ１）／（３，１−
５Ｖ１−１−４Ｖ１７） ・・・０が得られる。こ
れは、０式と同じ式である。j=(251,1+4V17-85V1)/(3,1-
5V1-1-4V17)...0 is obtained. This is the same formula as formula 0.
次に、例として△■が２．１■≦ΔＶ＜、３．４Ｖの範
囲であっても１−リミングが可能であることを明らかに
する。△Ｖ＝３．４Ｖでトリミング可［ｊヒとするには
、［相］でｊ＝１の時Ｖｌ＜３．ＩＶを満足すればよい
から、ｉは次式を満たせばよい。Next, as an example, it will be clarified that 1-rimming is possible even when Δ■ is in the range of 2.1■≦ΔV<3.4V. Trimming is possible at △V=3.4V [To make jhi, when j=1 in [phase], Vl<3. Since it is sufficient to satisfy IV, it is sufficient for i to satisfy the following expression.
３．１〉［相］式右辺（但し、ｊ−１）ｖＯ＝Ｏとして
これを解くと、
ｉ＞８．０５ ・・・［相
］゛が得られる。よってｉ＝９とおくと、［株］式より
、Ｖ ｊ −「（Ｒｈ ＋ ２４ Ｒ） ／（Ｒｂ＋
（３３−ｊ ） Ｒ） コ △Ｖ＋ＶＯきる。3.1〉 [Phase] When solving this on the right side of the equation (where j-1) vO=O, the following is obtained: i>8.05 ... [Phase]゛. Therefore, if i=9, then from the [stock] formula, V j - "(Rh + 24 R) / (Rb +
(33-j) R) Ko △V+VO can be completed.
・・・＠
ｊ＝１．１７の時、Ｖｊ＝Ｖ１．Ｖｌ７であるがら、■
○＝０とすると、０式から、
Ｖ１＝０．９．Ｏ△Ｖ ・・・０Ｖ
１７＝１．１２５△Ｖ ・・・■△Ｖ＝
３．４Ｖとすると、■、０式よりＶ１＝３．０６Ｖ、Ｖ
１７＝３．８２５Ｖであるから、０式よりｊ＝２．０３
、よってｊ＝２とすると０式より、Ｖ２＝３．０９９Ｖ
になる。...@ When j=1.17, Vj=V1. Although it is Vl7,■
If ○=0, then from formula 0, V1=0.9. O△V ・・・0V
17=1.125△V ・・・■△V=
If it is 3.4V, V1=3.06V, V from formula 0.
17=3.825V, so from equation 0, j=2.03
, Therefore, if j=2, then from equation 0, V2=3.099V
become.
また、△Ｖ＝２．ＩＶとすると、■、０式よりＶ１＝１
．８５Ｖ、Ｖ１７＝２．３６２５Ｖであるから、０式よ
りｊ＝３２．２、よってｊ＝３２とすると、０式より、
Ｖ ３２ ” ３ 、０８６ Ｖになる。このことは、
ｉ＝９であるときには、２．１Ｖ≦△Ｖ≦３．４Ｖ
の範囲内であれば、基牟電圧を３，１■にトリミングで
きることを意味する。また、八Ｖが３．４Ｖより更に高
い場合、ｉを９以上にすることにより基！（へ電圧を３
．１Ｖにトリミングすることがで本発明回路のトリミン
グ方法は、次のように行われる。Also, △V=2. If IV, then ■, V1=1 from formula 0
．． Since 85V and V17=2.3625V, from equation 0, j=32.2. Therefore, if j=32, from equation 0,
V 32 ” 3, which becomes 086 V. This means that
When i=9, it means that the base voltage can be trimmed to 3.1 ■ if it is within the range of 2.1V≦△V≦3.4V. Also, if 8V is higher than 3.4V, by setting i to 9 or more, the base! (Voltage to 3
．． The method of trimming the circuit of the present invention by trimming to 1V is performed as follows.
一部の配線工程を残してウェハに対する工程は終了して
いるものとする。この段階でＶｌとＶｌ７とはλｉｌｌ
定可能である。これにより０式を用いて△■を求め、こ
れと所望の基準電圧値から選択すべき節点ｉ ｎ （ｎ
＝ｏ、１、・−・、３２）が決定される。そこで、ｉｎ
とｊｎとがアルミニウム配線により接続され、その他必
要な配線が施されてウェハは完成する。この手法は、マ
スタースライス法を用いた集積回路の製造方法に類似し
ている。It is assumed that the processes for the wafer have been completed except for some wiring processes. At this stage, Vl and Vl7 are λill
can be determined. As a result, △■ is obtained using the 0 formula, and the node i n (n
=o, 1, . . . , 32) are determined. Therefore, in
and jn are connected by aluminum wiring, and other necessary wiring is provided to complete the wafer. This technique is similar to the method of manufacturing integrated circuits using the master slice method.
その後は、従来法と同様にｊ＝−１，１７に対する基鵡
電圧バッファの出力電圧Ｖｊを測定して、デコーダが選
択すべき節点を決定し、そのための情報を端子１１〜■
５から入力する。After that, as in the conventional method, the output voltage Vj of the basic voltage buffer for j=-1, 17 is measured, the node to be selected by the decoder is determined, and the information for this is sent to the terminals 11 to 1.
Enter from 5.
［発明の効果コ
以上説明したように、本発明は電圧発生源の発生電圧と
出力させるべき所望の基準電圧値に応じて、トリミング
用抵抗回路網のいずれかの節点を選択し、マスタースラ
イス法の手法を用いて、この節点と基準電圧バッファの
入力端子とをアルミニウム配線で接続するものであるの
で、本発明によれば電圧発生源の発生電圧が所望の基？
（へ電圧より高い場合にもトリミングをすることができ
るようになり、製品の歩留まりを向上させることができ
る。[Effects of the Invention] As explained above, the present invention selects any node of the trimming resistor network according to the voltage generated by the voltage source and the desired reference voltage value to be output, and performs the master slicing method. This method is used to connect this node and the input terminal of the reference voltage buffer with aluminum wiring, so that according to the present invention, the voltage generated by the voltage source can be adjusted to the desired level.
(It is now possible to perform trimming even when the voltage is higher than (), and the yield of products can be improved.
第１図は、本発明の一実施例を示す回路図、第２図は、
従来例の回路図である。
１−基準電圧発生回路、 ２−基準電圧バッファ、 ３
−デコーダ、 ４− 電圧発生源Ｒａ 、Ｒｂ 、 Ｒ
−−トリミング用抵抗回路網の各抵抗、 ｊＯｌｊｌ、
・・・、ｊ３２− 節点、１０、ｉｌ、・・・、ｉ３２
・−露点、 ■１〜■５径路設定用端子、 ５ 出
力端子。
第１図FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an embodiment of the present invention.
FIG. 2 is a circuit diagram of a conventional example. 1-Reference voltage generation circuit, 2-Reference voltage buffer, 3
- Decoder, 4- Voltage generation sources Ra, Rb, R
--Each resistor of the trimming resistor network, jOljl,
..., j32- Node, 10, il, ..., i32
-Dew point, ■1 to ■5 route setting terminal, 5 output terminal. Figure 1
Claims (1)
る基準電圧発生回路と、前記基準電圧発生回路の第１の
入力端子に接続された電圧発生源と、一端が前記基準電
圧発生回路の出力端子に接続され他端が接地されその間
に複数の節点を有し各節点間にトリミング用抵抗が接続
された抵抗回路網と、前記抵抗回路網のいずれかの節点
を選択し該選択された節点と前記基準電圧発生回路の第
２の入力端子とを接続するデコーダと、入力端子を有し
前記基準電圧発生回路の出力を受けて所望の基準電圧を
出力するバッファ増幅器とを具備する基準電圧トリミン
グ回路において、前記バッファ増幅器の入力端子は、前
記抵抗回路網の複数の節点のうちから前記バッファ増幅
器の出力すべき所望の基準電圧と前記電圧発生源の発生
電圧とに応じて選択された節点と接続されていることを
特徴とする基準電圧発生回路。a reference voltage generation circuit having a first input terminal, a second input terminal, and an output terminal; a voltage generation source connected to the first input terminal of the reference voltage generation circuit; A resistor network connected to an output terminal, the other end of which is grounded, and having a plurality of nodes therebetween, with a trimming resistor connected between each node, and one of the nodes of the resistor network, and the selected node is connected to the resistor network. A reference voltage comprising a decoder connecting a node and a second input terminal of the reference voltage generation circuit, and a buffer amplifier having an input terminal and receiving an output of the reference voltage generation circuit and outputting a desired reference voltage. In the trimming circuit, the input terminal of the buffer amplifier is a node selected from among the plurality of nodes of the resistor network according to a desired reference voltage to be output from the buffer amplifier and a voltage generated by the voltage generation source. A reference voltage generation circuit characterized in that it is connected to.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298973A JPH02145012A (en) | 1988-11-26 | 1988-11-26 | Reference voltage trimming circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298973A JPH02145012A (en) | 1988-11-26 | 1988-11-26 | Reference voltage trimming circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02145012A true JPH02145012A (en) | 1990-06-04 |
Family
ID=17866584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298973A Pending JPH02145012A (en) | 1988-11-26 | 1988-11-26 | Reference voltage trimming circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02145012A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462963A (en) * | 1990-07-02 | 1992-02-27 | Kawasaki Steel Corp | Semiconductor device |
| JPH07140208A (en) * | 1993-11-17 | 1995-06-02 | Nec Corp | Semiconductor integrated circuit |
| EP0768593A2 (en) * | 1995-10-11 | 1997-04-16 | Nec Corporation | Reference current generating circuit |
| JP2015211355A (en) * | 2014-04-25 | 2015-11-24 | ローム株式会社 | Bias circuit for microphone, audio interface circuit, and electronic apparatus |
-
1988
- 1988-11-26 JP JP63298973A patent/JPH02145012A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0462963A (en) * | 1990-07-02 | 1992-02-27 | Kawasaki Steel Corp | Semiconductor device |
| JPH07140208A (en) * | 1993-11-17 | 1995-06-02 | Nec Corp | Semiconductor integrated circuit |
| EP0768593A2 (en) * | 1995-10-11 | 1997-04-16 | Nec Corporation | Reference current generating circuit |
| EP0768593A3 (en) * | 1995-10-11 | 1998-01-21 | Nec Corporation | Reference current generating circuit |
| JP2015211355A (en) * | 2014-04-25 | 2015-11-24 | ローム株式会社 | Bias circuit for microphone, audio interface circuit, and electronic apparatus |
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