JPH02144623A - 桁落ち防止演算機構 - Google Patents
桁落ち防止演算機構Info
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- JPH02144623A JPH02144623A JP29780088A JP29780088A JPH02144623A JP H02144623 A JPH02144623 A JP H02144623A JP 29780088 A JP29780088 A JP 29780088A JP 29780088 A JP29780088 A JP 29780088A JP H02144623 A JPH02144623 A JP H02144623A
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Links
- 230000002265 prevention Effects 0.000 title 1
- 238000012545 processing Methods 0.000 claims abstract description 26
- 238000012937 correction Methods 0.000 claims abstract description 25
- 238000000605 extraction Methods 0.000 claims description 14
- 238000001514 detection method Methods 0.000 claims description 9
- 238000007792 addition Methods 0.000 description 97
- 230000000295 complement effect Effects 0.000 description 8
- 230000003111 delayed effect Effects 0.000 description 5
- 238000011960 computer-aided design Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 102000016917 Complement C1 Human genes 0.000 description 1
- 108010028774 Complement C1 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、浮動少数点表現ｒよる一連の数（り演算を用
いてその結果の正負ゼロ判定等により数値の意味解析を
行う必マがある場合において、浮動少数点表現によって
生ずる桁落ちにより正負ゼロ判定が影響を受けてしまう
問題を排除した計算機構を提供する。
いてその結果の正負ゼロ判定等により数値の意味解析を
行う必マがある場合において、浮動少数点表現によって
生ずる桁落ちにより正負ゼロ判定が影響を受けてしまう
問題を排除した計算機構を提供する。
［発明の概要］
本発明は、浮動少数点表現を実数表現に使用した演算に
おいて、近接するオーダの数値同士の加減算を行うとよ
く生じる仮数部有効桁数の桁落ちについて、あらかじめ
有効桁数を指定してお（ことによって意味の無い結果を
判定しゼロに矯正できる機構を与えるものである。
おいて、近接するオーダの数値同士の加減算を行うとよ
く生じる仮数部有効桁数の桁落ちについて、あらかじめ
有効桁数を指定してお（ことによって意味の無い結果を
判定しゼロに矯正できる機構を与えるものである。
従来、近接するオーダの数値同士の加減算そのものが発
生しにくくなるように、計算時において演算の順序を換
えるか、仮数部の桁数を増やして対応していた。
生しにくくなるように、計算時において演算の順序を換
えるか、仮数部の桁数を増やして対応していた。
演算順序の並び換えによる近接オーダの数値同士の加減
算回避では、一連の数値演算の開始前に比較などの論理
手続きが必要となり、処理時間の遅延をもたらす、さら
に、積和演算等のパイプライン方式で逐次処理が行える
場合、数値の比較と並び換えの手続きは円滑なバ１ブラ
イン処理の障害となる。特にＣＡＤ （計算機支援設計
）システム等のソリッドモデリングの用途において、図
形相互の空間配置関係を解析する際、本出願人が先に提
案している特開昭６１−２６５６７７号公報に示すよう
に、浮動少数点近似を実数表現に使用した一連の加減乗
除演簀処理結果のゼロ正負判定だけを使用することが多
い。この時、本来ゼロになる結果が仮数部の最下位ピノ
’ｒ付近の誤差が桁落ちによってゼロでない無意味な数
値を持ち、誤った空間配置関係をセ１定する場合がある
。し、かし、従来の方法によって大幅な遅延を回避しつ
つこの問題を解決するのは困難である。
算回避では、一連の数値演算の開始前に比較などの論理
手続きが必要となり、処理時間の遅延をもたらす、さら
に、積和演算等のパイプライン方式で逐次処理が行える
場合、数値の比較と並び換えの手続きは円滑なバ１ブラ
イン処理の障害となる。特にＣＡＤ （計算機支援設計
）システム等のソリッドモデリングの用途において、図
形相互の空間配置関係を解析する際、本出願人が先に提
案している特開昭６１−２６５６７７号公報に示すよう
に、浮動少数点近似を実数表現に使用した一連の加減乗
除演簀処理結果のゼロ正負判定だけを使用することが多
い。この時、本来ゼロになる結果が仮数部の最下位ピノ
’ｒ付近の誤差が桁落ちによってゼロでない無意味な数
値を持ち、誤った空間配置関係をセ１定する場合がある
。し、かし、従来の方法によって大幅な遅延を回避しつ
つこの問題を解決するのは困難である。
又、仮数部の桁数の増加は、常に本来不必要な桁までの
計算を行ってしまう。更に、桁落ちの発生自体は回避で
きない、 （！’Ｒ８を解決するだめの手段） 従来技術による問題点を解決するため、本発明は加減算
演算結果のオーダと入力数値のオーダの比較を行い、桁
落ちによって生じた無意味な数値が演算結果となってい
ないかを判定し、ゼロに矯正する矯正機構を従来の加減
算機構に付加した。
計算を行ってしまう。更に、桁落ちの発生自体は回避で
きない、 （！’Ｒ８を解決するだめの手段） 従来技術による問題点を解決するため、本発明は加減算
演算結果のオーダと入力数値のオーダの比較を行い、桁
落ちによって生じた無意味な数値が演算結果となってい
ないかを判定し、ゼロに矯正する矯正機構を従来の加減
算機構に付加した。
仮数部を１＜−Ｘ＜２あるいはｏ、ｓ＜＝＝−ｘ＜ｉと
している一般的な浮動少数点では、オーダの比較は指数
部を比較することによって可能である。
している一般的な浮動少数点では、オーダの比較は指数
部を比較することによって可能である。
そこで本発明は、非演算装置及び加減算演算結果値の指
数部を切り出し、これらを用いる矯正機構を、 （ａｌ 加減算入力側指数部切り出し装置中１ 加減
算入力側１ｈ数部比較装置 （Ｃ１遅延装置 ＋ｄ＋ 加減算出力側指数部切り出し装置ｆｉ＋＋
加減算入出力指数検出装置（「）有効加減算入出力指
数差指定装置ｔｇ＋ 矯正判定装置 （ｈｌ 矯正選択装置 ｆｌｉ 従来の加減算処理装置 で構成する。
数部を切り出し、これらを用いる矯正機構を、 （ａｌ 加減算入力側指数部切り出し装置中１ 加減
算入力側１ｈ数部比較装置 （Ｃ１遅延装置 ＋ｄ＋ 加減算出力側指数部切り出し装置ｆｉ＋＋
加減算入出力指数検出装置（「）有効加減算入出力指
数差指定装置ｔｇ＋ 矯正判定装置 （ｈｌ 矯正選択装置 ｆｌｉ 従来の加減算処理装置 で構成する。
第１図は、各装置の作用を図示したものである。
加減算の非演算装置は、それぞれ加減算入力側指数部切
り出し装Ｗ＋ａｉに入力され、各々の指数部が取り出さ
れた後、従来の加′ｌＪｔ算処理装置ｆｉ１に入力され
ａ常の浮動少数点加減算処理がなされる。加減算入力側
指数部切り出し装置（ａｌにむける指数部の取り出しは
、各非演算数値から指数部の複写を取り出すものであり
、加減算入力側指数部切り出し装置（δ）は従来の加減
算処理装置（λ）に対して非演算数値をそのまま送る。
り出し装Ｗ＋ａｉに入力され、各々の指数部が取り出さ
れた後、従来の加′ｌＪｔ算処理装置ｆｉ１に入力され
ａ常の浮動少数点加減算処理がなされる。加減算入力側
指数部切り出し装置（ａｌにむける指数部の取り出しは
、各非演算数値から指数部の複写を取り出すものであり
、加減算入力側指数部切り出し装置（δ）は従来の加減
算処理装置（λ）に対して非演算数値をそのまま送る。
加減算入力側指数部切り出し装置（δ）によって取り出
された各指数部は、加減算入力側指数部比較装置中）に
送られ両者の大きい方が選択される。一方、従来の加減
算処理装置（１）によって浮動少数点加減算処理が行わ
れた演算済み数値は、加減算出力側指数部切り出し装置
＋ｄｌに入力され加減算入力側指数部切り出し装置Ｔａ
ｌと同様に指数部が取り出される。加減算入力側指数部
比較袋］（ｂｌによって選択された数値は、従来の加減
算処理装置（１）がパイプライン処理を行っている間、
遅延装置ｆｃｌによってタイミングがとられた後、加減
算出力側指数部切り出し装置ｆｄ＋によって取り出され
た浮動小数点加減算処理済み数値の指数部と共に加減算
入出力指数差検出袋Ｗ ｆｌｉｌに入力され両者の差の
絶対値が計算される。また、有効加減算入出力指数指定
装置（ｆｌには予め有効加減算入出力指数差が入力され
記憶される。加減算入出力指数差検出装置ｆＧｉから出
力された加減算入出力指数差は、有効加減算入出力指数
差指定装置ｆｆｌから出力される有効加減算入出力指数
差と共に矯正判定装置＋ｇ’＋に入力される。矯正判定
装置ｆｇ）において、加減算入出力指数差が有効加減罪
入出力指数より大の場合、矯正選択装置ｉｈｌに対して
矯正指示が送られ、それ以外の場合には矯正指示は送ら
れない。矯正選択装置（Ｎは、加減算出力側指数部切り
出し装ｒａ、ｆｄｌから浮動中数点加減算処理済み数値
が入力されており、矯正判定装置（ｇｌから矯正指示が
送られていない時、浮動少数点加ｔＪＪｉ算処理済み数
値を出力し、他の時は内部で持つゼロ値を出力する。
された各指数部は、加減算入力側指数部比較装置中）に
送られ両者の大きい方が選択される。一方、従来の加減
算処理装置（１）によって浮動少数点加減算処理が行わ
れた演算済み数値は、加減算出力側指数部切り出し装置
＋ｄｌに入力され加減算入力側指数部切り出し装置Ｔａ
ｌと同様に指数部が取り出される。加減算入力側指数部
比較袋］（ｂｌによって選択された数値は、従来の加減
算処理装置（１）がパイプライン処理を行っている間、
遅延装置ｆｃｌによってタイミングがとられた後、加減
算出力側指数部切り出し装置ｆｄ＋によって取り出され
た浮動小数点加減算処理済み数値の指数部と共に加減算
入出力指数差検出袋Ｗ ｆｌｉｌに入力され両者の差の
絶対値が計算される。また、有効加減算入出力指数指定
装置（ｆｌには予め有効加減算入出力指数差が入力され
記憶される。加減算入出力指数差検出装置ｆＧｉから出
力された加減算入出力指数差は、有効加減算入出力指数
差指定装置ｆｆｌから出力される有効加減算入出力指数
差と共に矯正判定装置＋ｇ’＋に入力される。矯正判定
装置ｆｇ）において、加減算入出力指数差が有効加減罪
入出力指数より大の場合、矯正選択装置ｉｈｌに対して
矯正指示が送られ、それ以外の場合には矯正指示は送ら
れない。矯正選択装置（Ｎは、加減算出力側指数部切り
出し装ｒａ、ｆｄｌから浮動中数点加減算処理済み数値
が入力されており、矯正判定装置（ｇｌから矯正指示が
送られていない時、浮動少数点加ｔＪＪｉ算処理済み数
値を出力し、他の時は内部で持つゼロ値を出力する。
〔実施例）
第２図に示すｆＥＥＥフォーマットの加減算の非演算数
値Ａｔと８２について、本発明の実施例を加算を基に示
す、これら加減算の非演算数（ａＡ及びＢの指数部は３
と４になり、仮数部は５と６になる。
値Ａｔと８２について、本発明の実施例を加算を基に示
す、これら加減算の非演算数（ａＡ及びＢの指数部は３
と４になり、仮数部は５と６になる。
第３図のように、加減算の非演算数値Ａ１と８２は、加
減算入力側指数部切り出し装置（１１）によってその指
数部が取り出される。取り出しは、ＩＥＥＥ部の指数部
に該当するビットだけを引き出すことによって行われる
。加減算の非演算数値ＡＩと８２は、それぞれ３２ピン
ト幅の人力数値バスＡ１４と入力数値バスＢ１５上の信
号として与えられ、加減算の非演算数値Ａの指数部３と
Ｂの指数部４は、それぞれ８ビツト幅の入力指数値バス
Ａ１６と入力指数値バスｆ３Ｘ７として入力数値バスＡ
Ｉ４と入力数値バスＢ１５のビット３１からピント２４
を取り出すことによって得られる。そして加減算の非演
算数値Ａ１とＢ２は、加減算入力側指数部切り出し装置
Ｔａ＋から引き続き出力される。
減算入力側指数部切り出し装置（１１）によってその指
数部が取り出される。取り出しは、ＩＥＥＥ部の指数部
に該当するビットだけを引き出すことによって行われる
。加減算の非演算数値ＡＩと８２は、それぞれ３２ピン
ト幅の人力数値バスＡ１４と入力数値バスＢ１５上の信
号として与えられ、加減算の非演算数値Ａの指数部３と
Ｂの指数部４は、それぞれ８ビツト幅の入力指数値バス
Ａ１６と入力指数値バスｆ３Ｘ７として入力数値バスＡ
Ｉ４と入力数値バスＢ１５のビット３１からピント２４
を取り出すことによって得られる。そして加減算の非演
算数値Ａ１とＢ２は、加減算入力側指数部切り出し装置
Ｔａ＋から引き続き出力される。
加減算入力側指数部切り出し装置（ａｌから得た各々の
指数部は、加減算入力側指数部比較装置伽）において大
きい方が最大加減算入力側指数部７として選択される。
指数部は、加減算入力側指数部比較装置伽）において大
きい方が最大加減算入力側指数部７として選択される。
入力指数値バスＡ１６と入力指数値バスＢ１７は、８ピ
ントコンパレータ１８に入力サレ、入力指数値バスＡ１
６側が入力指数値バスＢ１７より大きい時は８ビツトコ
ンパレータ出力１９に■（が出力され、それ以外の時は
Ｌが出力される。１９によって８ビツトセレクタ２０が
制御され、８ビツトコンパレータ出）月９がＨの場合１
６側がセレクタ出力バス２１に出力され、それ以外の時
は１７（ＩＩが出力される。最大加減算入力側指数部７
であるセレクタ出力バス２１は遅延装置（Ｃ１に入力さ
れ、シフトレジスタ２２において従来の加ｆＪＪｉ算処
理装置＋１１のパイプライン処理に同期して遅延シフト
されて、タイミングがとられる０本実施例の場合、従来
の加減算処理装置（１）のパイプライン処理段数３段に
、−敗した段数の遅延シフトを行っている。遅延された
出力は遅延出力バス２３に出力される。
ントコンパレータ１８に入力サレ、入力指数値バスＡ１
６側が入力指数値バスＢ１７より大きい時は８ビツトコ
ンパレータ出力１９に■（が出力され、それ以外の時は
Ｌが出力される。１９によって８ビツトセレクタ２０が
制御され、８ビツトコンパレータ出）月９がＨの場合１
６側がセレクタ出力バス２１に出力され、それ以外の時
は１７（ＩＩが出力される。最大加減算入力側指数部７
であるセレクタ出力バス２１は遅延装置（Ｃ１に入力さ
れ、シフトレジスタ２２において従来の加ｆＪＪｉ算処
理装置＋１１のパイプライン処理に同期して遅延シフト
されて、タイミングがとられる０本実施例の場合、従来
の加減算処理装置（１）のパイプライン処理段数３段に
、−敗した段数の遅延シフトを行っている。遅延された
出力は遅延出力バス２３に出力される。
加減算の非演算数値ＡＩとＢ２は、それぞれ加減算入力
側指数部切り出し装置Ｃ川から出力された後、従来の加
減算処理装置（１）に入力され通常の浮動少数点加誠処
理がなされる。
側指数部切り出し装置Ｃ川から出力された後、従来の加
減算処理装置（１）に入力され通常の浮動少数点加誠処
理がなされる。
通常の浮動小数点加算処理結果８は、加減π器用力バス
２４に出力され、加減算出力側指数部切り出し装置（ｄ
ｌに人力され、加＄ｉ算入力側指数部比較装置 （ｂ）
と全く同様の指数部切り出しを行い加減算出力側指数部
９を得て８ビツト幅の加減算出力側指数値バス２５を出
力する。
２４に出力され、加減算出力側指数部切り出し装置（ｄ
ｌに人力され、加＄ｉ算入力側指数部比較装置 （ｂ）
と全く同様の指数部切り出しを行い加減算出力側指数部
９を得て８ビツト幅の加減算出力側指数値バス２５を出
力する。
遅延袋７１ （Ｃ１において出力される遅延出力バス２
３と加減算出力側指数部切り出し装置＋ｄ＋において出
力される加減算出力側指数値バス２５は加減算入出力指
数差検出装置（ｅｌに入力され、最大加減算入力側指数
部７と加減算出力側指数部９の差の絶対値が求められる
。入力される各々のバスは、８ビツトコンパレータ２６
に入力され、遅延出力バス２３側が加減算出力側指数値
バス２５より大きい時は８ビ７トコンバレータ出力２７
にＨが出力され、それ以外の時はＬが出力される。一方
、遅延出力バス２３と加減算出力側指数値バス２５は、
補数発生器Ａ２８及び１３２９によって９ビツトに拡張
されたそれぞれの補数１０．１１に変換され、遅延出力
バス２３に最上位ビット０を付加し９ビツトにした数値
とその補数１０が９ビー／ トセレクタＡ ３０Ｃ１加
減算出力側指数値バス２５に最、Ｆ位ビットにＯを付加
し９ビツトとした数値とその補数が９ビツトセレクタＢ
３１にそれぞれ入力される。８ビツトコンパレータ出力
２７は、９ビツトセレクタＡ３０に入力され、反転が９
ビツトセレクタＢ３１に入力される。これにより、９ビ
ツトセレクタＡ ３０１Ｊ、８ビットコンパレータ出力
２７がＨの場合、遅延出力バス２３を選択し、■、の場
合その補数１０を選択する。また、９ビツトセレタクＢ
３１は８ビツトコンパレータ出力２７がＬの場合、加減
算出力側指数値バス２５を選択し、Ｈの場合その補数１
１を選択する。それぞれの９ビツトセレクタの出力は、
９ビツト加算器３２に入力され、加減算入出力指数差絶
対（！１２を示す８ビツトの加減算入出力指数差バス３
３を得る。
３と加減算出力側指数部切り出し装置＋ｄ＋において出
力される加減算出力側指数値バス２５は加減算入出力指
数差検出装置（ｅｌに入力され、最大加減算入力側指数
部７と加減算出力側指数部９の差の絶対値が求められる
。入力される各々のバスは、８ビツトコンパレータ２６
に入力され、遅延出力バス２３側が加減算出力側指数値
バス２５より大きい時は８ビ７トコンバレータ出力２７
にＨが出力され、それ以外の時はＬが出力される。一方
、遅延出力バス２３と加減算出力側指数値バス２５は、
補数発生器Ａ２８及び１３２９によって９ビツトに拡張
されたそれぞれの補数１０．１１に変換され、遅延出力
バス２３に最上位ビット０を付加し９ビツトにした数値
とその補数１０が９ビー／ トセレクタＡ ３０Ｃ１加
減算出力側指数値バス２５に最、Ｆ位ビットにＯを付加
し９ビツトとした数値とその補数が９ビツトセレクタＢ
３１にそれぞれ入力される。８ビツトコンパレータ出力
２７は、９ビツトセレクタＡ３０に入力され、反転が９
ビツトセレクタＢ３１に入力される。これにより、９ビ
ツトセレクタＡ ３０１Ｊ、８ビットコンパレータ出力
２７がＨの場合、遅延出力バス２３を選択し、■、の場
合その補数１０を選択する。また、９ビツトセレタクＢ
３１は８ビツトコンパレータ出力２７がＬの場合、加減
算出力側指数値バス２５を選択し、Ｈの場合その補数１
１を選択する。それぞれの９ビツトセレクタの出力は、
９ビツト加算器３２に入力され、加減算入出力指数差絶
対（！１２を示す８ビツトの加減算入出力指数差バス３
３を得る。
一方、有効加減算入出力指数差１３は有効加減算入出力
指数差指定装置ｉｆｌにおける８ビフ）レジスタ３４に
指定されており、有効指数差バス３５を出力する。
指数差指定装置ｉｆｌにおける８ビフ）レジスタ３４に
指定されており、有効指数差バス３５を出力する。
有効加減算入出方舟数差指定装置（ｆｌと加減算入出力
指数差検出装置＋！＞からの加減算入出力指数差バス３
３と有効指数差バス３５は、矯正刺定装Ｗ（ｇ＋に入力
され、有効剤ｔＩｉ算入出力指数差１３と加減算入出力
指数差絶対値１２の比較が８ビツトコンパレータ３４に
おいて行われる。加減算入出力ｍ数差絶対値１２の方が
大きい場合、８ビツトコンパレータ出力３６はＨとなり
、その他の場合はＬとなる。
指数差検出装置＋！＞からの加減算入出力指数差バス３
３と有効指数差バス３５は、矯正刺定装Ｗ（ｇ＋に入力
され、有効剤ｔＩｉ算入出力指数差１３と加減算入出力
指数差絶対値１２の比較が８ビツトコンパレータ３４に
おいて行われる。加減算入出力ｍ数差絶対値１２の方が
大きい場合、８ビツトコンパレータ出力３６はＨとなり
、その他の場合はＬとなる。
矯正判定装置（１からの８ビツトコンパレータ出力３６
は矯正選択装７１１（ｈ）に入力され、３２ビツトセレ
クタ３１に入力されている。セレクトされるバスとし”
ζ加減算器出力バス２４と定数の０を示している擬似デ
ータバス３日があり、８ピントコンパレータ出力３６が
Ｈの場合、擬似データバス３８が選択される０本実施例
の場合、８ビツトコンパレータ出力３６がＨで、擬領デ
ータバス３８が選択され、ゼロに矯正される。
は矯正選択装７１１（ｈ）に入力され、３２ビツトセレ
クタ３１に入力されている。セレクトされるバスとし”
ζ加減算器出力バス２４と定数の０を示している擬似デ
ータバス３日があり、８ピントコンパレータ出力３６が
Ｈの場合、擬似データバス３８が選択される０本実施例
の場合、８ビツトコンパレータ出力３６がＨで、擬領デ
ータバス３８が選択され、ゼロに矯正される。
本発明により、特にＣＡＤ （計算機支援設計）システ
ム等のソリッドモデリングの用途において、図形相互の
空間配置間係を解析する際、浮動少数点近似を実数表現
に使用した一連の加減乗除算処理結果のゼロ正負判定だ
けを使用する時、本来ゼロになる結果が仮数部の最下位
ビット付近の誤差が桁落ちによってゼロでない無意味な
数値を持ち、誤りだ空間配置関係を判定することなく、
演夏順序の並び換えによる近接オーダの数値同士の加減
算回避をせずに円滑なパイプライン処理が行える。
ム等のソリッドモデリングの用途において、図形相互の
空間配置間係を解析する際、浮動少数点近似を実数表現
に使用した一連の加減乗除算処理結果のゼロ正負判定だ
けを使用する時、本来ゼロになる結果が仮数部の最下位
ビット付近の誤差が桁落ちによってゼロでない無意味な
数値を持ち、誤りだ空間配置関係を判定することなく、
演夏順序の並び換えによる近接オーダの数値同士の加減
算回避をせずに円滑なパイプライン処理が行える。
第１図は本発明における各装置の相互接続を示すブロッ
ク図、第２図は本発明の実施例におけるデータ例を示す
図、第３図は第１図の構成を基に本発明における実施例
を示す図である。 ・・加減算入力側指数部切り出し装置 ・・加ｆｌＩｉ算入力側指数部比較装置・・遅延装置 ・・加減算出力側指数部切り出し装置 ・・加減算入出力指数差検出装置 ・・有効加減算入出力指数差指定装置 ・・矯正選択装置 ・・矯正選択装置 ・・従来の加減算処理装置 ・・加減算の非演算数値Ａ ・・加減算の非演′１ｆ、数値Ｂ ・・加減算の非演算数値Ａの指数部 ・・加減算の非演算数値Ｂの指数部 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ ｌＯ・ １１・ １２・ １３・ １４・ １５・ １６・ １７・ １８・ １９・ ２０・ ２１・ ２２・ ２３・ ２４・ 加減算の非演算装置Ａの仮数部 加減算の非演算装置Ｂの仮数部 最大加減算入力側指数部 通常の浮動少数点加算処理結果 加減算出力側指数部 最大加減算入力側指数部の補数 加減算出力側指数部の補数 加減算入出力指数差絶対値 有効加減算入出力指数差 入力数値バスＡ 入力数値バスＢ 入力指数値バスＡ 入力指数値バスＢ ８ビツトコンパレータ ８ビツトコンパレータ出力 ８ビツトセレクタ セレクタ出力バス シフトレジスタ 遅延出力バス 加減算器出力バス ２５・ ２Ｇ・ ２７・ ２８・ ２９・ ３０・ ３１・ ３２・ ３３・ ３４・ ３５・ ３６・ ３７・ ３８・ ・加減算出力側指数埴バス ・８ビツトコンパレータ ・８ビツトコンパレータ出力 ・補数発生器Ａ ・補数発生器Ｂ ・９ビツトセレクタＡ ・９ビツトセレクタＢ ・９ピント加算器 ・加減算入出力上数差バス ・８ビツトレジスタ ・有効指数差バス ・８ビツトコンパレータ出力 ・３２ビツトセレクタ ・擬似データバス 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
ク図、第２図は本発明の実施例におけるデータ例を示す
図、第３図は第１図の構成を基に本発明における実施例
を示す図である。 ・・加減算入力側指数部切り出し装置 ・・加ｆｌＩｉ算入力側指数部比較装置・・遅延装置 ・・加減算出力側指数部切り出し装置 ・・加減算入出力指数差検出装置 ・・有効加減算入出力指数差指定装置 ・・矯正選択装置 ・・矯正選択装置 ・・従来の加減算処理装置 ・・加減算の非演算数値Ａ ・・加減算の非演′１ｆ、数値Ｂ ・・加減算の非演算数値Ａの指数部 ・・加減算の非演算数値Ｂの指数部 ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ ｌＯ・ １１・ １２・ １３・ １４・ １５・ １６・ １７・ １８・ １９・ ２０・ ２１・ ２２・ ２３・ ２４・ 加減算の非演算装置Ａの仮数部 加減算の非演算装置Ｂの仮数部 最大加減算入力側指数部 通常の浮動少数点加算処理結果 加減算出力側指数部 最大加減算入力側指数部の補数 加減算出力側指数部の補数 加減算入出力指数差絶対値 有効加減算入出力指数差 入力数値バスＡ 入力数値バスＢ 入力指数値バスＡ 入力指数値バスＢ ８ビツトコンパレータ ８ビツトコンパレータ出力 ８ビツトセレクタ セレクタ出力バス シフトレジスタ 遅延出力バス 加減算器出力バス ２５・ ２Ｇ・ ２７・ ２８・ ２９・ ３０・ ３１・ ３２・ ３３・ ３４・ ３５・ ３６・ ３７・ ３８・ ・加減算出力側指数埴バス ・８ビツトコンパレータ ・８ビツトコンパレータ出力 ・補数発生器Ａ ・補数発生器Ｂ ・９ビツトセレクタＡ ・９ビツトセレクタＢ ・９ピント加算器 ・加減算入出力上数差バス ・８ビツトレジスタ ・有効指数差バス ・８ビツトコンパレータ出力 ・３２ビツトセレクタ ・擬似データバス 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助
Claims (1)
- 浮動少数点表現の加減算処理を行う演算機構において、
２つの入力数値から指数部を切り出す加減算入力側指数
部切り出し装置と、加減算入力側指数部切り出し装置か
らの出力された各入力数値の指数部の比較を行い大きい
方を出力する加減算入力側指数比較装置と、加減算処理
の出力パイプラインにタイミングを合わせるための遅延
装置と、加減算処理結果の指数部を切り出す加減算出力
側指数部切り出し装置と、加減算入力側指数部比較装置
からの出力と加減算出力側指数部切り出し装置からの出
力の差の絶対値を出力する加減算入出力指数差検出装置
と、入出力される数値の指数部と同一幅を持つ有効加減
算入出力指数部指定装置と、加減算入出力指数差検出装
置からの出力と有効加減算入出力指数部指定装置からの
出力を比較して加減算入出力指数差検出装置からの出力
の方が大きいかどうかを判定する矯正判定装置と、矯正
判定装置の出力によってゼロを出力するか加減算処理の
結果を出力するかを行う矯正選択装置とを具備すること
を特徴とする数値演算処理機構。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29780088A JPH02144623A (ja) | 1988-11-25 | 1988-11-25 | 桁落ち防止演算機構 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29780088A JPH02144623A (ja) | 1988-11-25 | 1988-11-25 | 桁落ち防止演算機構 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144623A true JPH02144623A (ja) | 1990-06-04 |
Family
ID=17851334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29780088A Pending JPH02144623A (ja) | 1988-11-25 | 1988-11-25 | 桁落ち防止演算機構 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10247148B2 (en) | 2015-03-06 | 2019-04-02 | Polaris Industries Inc. | Supplementary air assembly for an engine |
-
1988
- 1988-11-25 JP JP29780088A patent/JPH02144623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10247148B2 (en) | 2015-03-06 | 2019-04-02 | Polaris Industries Inc. | Supplementary air assembly for an engine |
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