JPH02136919A - Fifo memory - Google Patents
Fifo memoryInfo
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- JPH02136919A JPH02136919A JP63291175A JP29117588A JPH02136919A JP H02136919 A JPH02136919 A JP H02136919A JP 63291175 A JP63291175 A JP 63291175A JP 29117588 A JP29117588 A JP 29117588A JP H02136919 A JPH02136919 A JP H02136919A
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- 238000007796 conventional method Methods 0.000 description 1
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
この発明は高速に書き込みができる先入れ先出し記憶装
置に関する。DETAILED DESCRIPTION OF THE INVENTION FIELD OF INDUSTRIAL APPLICATION This invention relates to a first-in, first-out storage device that can be written at high speed.
従来の技術
一般に先入れ先出し記憶装置（Ｆｉｒｓｔ−Ｉｎ Ｆｉ
ｒｓｔＯｕｔ Ｍｅｍｏｒｙ以下ＦＩＦＯと略す。）は
例えばテキサスインスツルメント社のバイポーラメモリ
データブックに記載されているように、データを格納す
るシフトレジスタ群と、このデータ格納用のシフトレジ
スタにデータが書き込まれているかどうかを示すシフト
レジスタ群により構成される。Conventional technology generally involves first-in first-out storage (First-In First-Out storage).
rstOut Memory is abbreviated as FIFO. ) is a group of shift registers that store data and a group of shift registers that indicate whether data has been written to the shift register for storing data, as described in the Texas Instruments Bipolar Memory Data Book. Consisted of.
第４図に従来の方式を用いた５×１のＦＩＦＯの構成を
示す。FIG. 4 shows the configuration of a 5×1 FIFO using the conventional method.
まず、書き込み動作について説明する。First, the write operation will be explained.
クリア信号が入力されるとフラグ用のフリップフロップ
（Ｆｌｉｐ Ｆｌｏｐ以下Ｆ以下色略す。）群１０７．
１０８，１０９，１１０，１１１とラッチ１２２はリセ
ットされるのでＦＩＦＯが空であるかどうかを示すエン
プティー信号は“１”を出力し、外部にＦＩＦＯが空で
あることを示すと共に、ＦＩＦＯがデータで満杯かどう
かを示すフル信号は“Ｏ”を出力し、ＦＩＦＯにデータ
を入力できることを外部に示す。又、Ｆ−Ｆ２Ｏ３はＦ
−Ｆ２Ｏ３のＱ出力によりリセットされ、ＡＮＤゲート
１１２〜１１６およびＯＲゲート１１７〜１２１の出力
はすべて“Ｏ“′となる。ＦＩＦＯに入力データと書き
込み信号が入力されるとＦ−Ｆ２Ｏ３のＱ出力は”１”
になり、ゲート１１２゜１１７の出力が１”となる。こ
のゲート１１７の出力がクロック信号となり、ラッチ１
０１にデータが保持され、フラグ用Ｆ−Ｆ１０７のＱ出
力も“１”になり、Ｆ−Ｆ２Ｏ３はリセットされ、Ｑ出
力は°“Ｏ”となる。そして、フラグ用Ｆ−Ｆ１０８の
Ｑ出力は“１”なのでゲート１１３゜１１８の出力が°
“１”になり、ゲート１１８の出力信号によりラッチ１
０２にラッチ１０１の出力データが転送されるとともに
、フラグ用Ｆ−Ｆ１０８のＱ出力は“１”に、フラグ用
Ｆ−Ｆ１０７のＱ出力は０”になる。この動作の繰り返
しによりレジスタ１０５までデータが転送されると共に
、フラグ用Ｆ−Ｆは、Ｆ−ＦｉｌｌのＱ出力だけが“１
”になる。そして、ＦＩＦＯ内にデータが存在しないこ
とを示すエンプティー信号が“Ｏ”になり、ＦＩＦＯ内
にデータがあることを外部に知らせる。When a clear signal is input, a group of flip-flops (Flip Flop and F below are omitted in color) group 107.
108, 109, 110, 111 and the latch 122 are reset, so the empty signal indicating whether the FIFO is empty outputs "1", indicating to the outside that the FIFO is empty, and also indicates that the FIFO is not filled with data. A full signal indicating whether the FIFO is full outputs "O", indicating to the outside that data can be input to the FIFO. Also, F-F2O3 is F
It is reset by the Q output of -F2O3, and the outputs of AND gates 112-116 and OR gates 117-121 all become "O"'. When input data and write signal are input to FIFO, Q output of F-F2O3 is “1”
The output of gates 112 and 117 becomes 1". The output of gate 117 becomes a clock signal, and latch 1
The data is held at 01, the Q output of the flag F-F107 also becomes "1", the F-F2O3 is reset, and the Q output becomes "O". Since the Q output of the flag F-F108 is "1", the output of the gate 113°118 is
becomes “1”, and the output signal of the gate 118 causes the latch 1 to become “1”.
The output data of the latch 101 is transferred to the register 102, and the Q output of the flag F-F 108 becomes "1" and the Q output of the flag F-F 107 becomes "0". By repeating this operation, the data is transferred to the register 105. is transferred, and only the Q output of F-Fill becomes “1” in the flag F-F.
Then, the empty signal, which indicates that there is no data in the FIFO, becomes "O" and informs the outside that there is data in the FIFO.
次にＦＩＦＯに新たなデータと書き込み信号が入力され
ると、前記の動作と同様にしてデータが取り込まれるが
フラグ用Ｆ−ＦｉｌｌのＱ出力が“１”なのでゲート１
２１の出力は“１゛にならずデータはレジスタ１０４ま
で転送され、フラグ用Ｆ−ＦＩＬＯのＱ出力も“ｌ”に
なる。Next, when new data and a write signal are input to the FIFO, the data is taken in in the same way as the above operation, but since the Q output of the flag F-Fill is "1", the gate 1
The output of 21 does not become "1" and the data is transferred to the register 104, and the Q output of flag F-FILO also becomes "1".
また、データと書き込み信号を送り続けてフラグ用Ｆ−
Ｆ１０７のＱ出力が“１”になると、フル信号が“１゛
になり、外部にＦＩＦＯが満杯であることを知らせる。Also, continue to send data and write signals to the flag F-
When the Q output of F107 becomes "1", the full signal becomes "1", informing the outside that the FIFO is full.
次に読み出し動作について説明する。Next, the read operation will be explained.
ＦＩＦＯに読み出し信号が入力されると、レジスタ群１
０１，１０２，１０３，１０４，１０５のデータ及びフ
ラグ用Ｆ−Ｆ群１０７，１０８゜１０９．１１０のフラ
グはそれぞれ１段だけシフトされレジスタ１０５のデー
タがレジスタ１２２に連送されデータが出力される。そ
して、ＦＩＦＯ内のデータが全て出力されるとエンプテ
ィー信号が １”になる。When a read signal is input to the FIFO, register group 1
The data of 01, 102, 103, 104, 105 and the flag of FF group 107, 108, 109, 110 for flags are each shifted by one step, and the data of register 105 is continuously sent to register 122, and the data is output. . Then, when all the data in the FIFO is output, the empty signal becomes 1''.
発明が解決しようとする課題
このような従来の構成ではＦＩＦＯの容量が大きくなる
と、ＦＩＦＯが空のときにデータを入力すると、出力段
まで転送されるのに時間がかかり、ＦＩＦＯにデータを
入力してもすぐには出力できなかった。Problems to be Solved by the Invention In such a conventional configuration, as the capacity of the FIFO increases, if data is input when the FIFO is empty, it takes time to transfer it to the output stage, and the data input to the FIFO becomes However, I could not output it immediately.
また、ＦＩＦＯに連続してデータを書き込む場合、デー
タとフラグが２段目のＦ−Ｆおよびレジスタにシフトさ
れ、１段目のＦ−Ｆの出力であるフラグがセットされる
まで次のデータが書き込めなかった。Also, when writing data to the FIFO continuously, the data and flag are shifted to the second stage F-F and register, and the next data is shifted to the second stage F-F and register until the flag that is the output of the first stage F-F is set. I couldn't write.
本発明はかかる点に鑑みてなされたもので、読み出し用
のフラグと書き込み用のフラグを用い、データのシフト
の必要性をなくすことにより、高速に書き込み、読み出
しを行うことができる先入れ先出し記憶装置を提供する
ことを目的としている。The present invention has been made in view of these points, and provides a first-in, first-out storage device that can perform high-speed writing and reading by using read flags and write flags and eliminates the need for shifting data. is intended to provide.
課題を解決するための手段
本発明は前記の問題点をなくすため、人力データを記憶
するレジスタ群と、該ラッチと対応して書き込みを行う
レジスタを指定する書き込み用フラグを発生するＦ−Ｆ
群と、前記レジスタ群と対応して読み出しを行うレジス
タを指定する読み出し用フラグを発生するＦ−Ｆ群と、
前記読み出し用フラグにより読み出しデータを制御する
３ステートバツフアと、前記書き込み用フラグ及び前記
読み出し用フラグによりデータが満杯であることを知ら
せるフル信号を発生ずる手段及びデータが空であること
を知らせるエンプティー信号を発生する手段を備えた構
成とするものである。Means for Solving the Problems In order to eliminate the above-mentioned problems, the present invention provides an F-F that generates a write flag specifying a register group for storing manual data and a register to write data in correspondence with the latch.
group, and an F-F group that generates a read flag specifying a register to be read corresponding to the register group;
A three-state buffer that controls read data using the read flag, a means for generating a full signal indicating that data is full using the write flag and the read flag, and an empty buffer that indicates that data is empty. The configuration includes means for generating a signal.
作用
本発明は上記した構成により、書き込み用フラグ信号及
び読み出し用フラグ信号を用いてデータを記憶するレジ
スタを制御することができ、レジスタ群のデータ転送が
不要となり、高速に、書き込み、読み出しを行うことが
できる。Effect of the Invention With the above-described configuration, the present invention can control registers that store data using write flag signals and read flag signals, eliminates the need for data transfer between register groups, and performs writing and reading at high speed. be able to.
実施例
第１図は本発明のＦＩＦＯの一実施例を示すブロック図
である。１×５のＦＩＦＯについて説明する。Embodiment FIG. 1 is a block diagram showing an embodiment of the FIFO of the present invention. A 1×5 FIFO will be explained.
６〜１０は次にデータの書き込みを行うレジスタを選択
するフラグ信号を発生するためのＦ−Ｆであり、Ｆ−Ｆ
６のＱ出力が“１”ならレジスタ１にＦ−Ｆ７のＱ出力
が“１°”ならレジスタ２に、Ｆ−Ｆ８のＱ出力が“１
”ならレジスタ３に、Ｆ−Ｆ９のＱ出力が“１”ならレ
ジスタ４に、Ｆ−ＦＩＯのＱ出力が“１”ならレジスタ
５にデータが書き込まれる。6 to 10 are F-F for generating a flag signal to select the register in which data will be written next;
If the Q output of F-F7 is "1", it is stored in register 1. If the Q output of F-F7 is "1°", it is stored in register 2, and the Q output of F-F8 is "1".
”, the data is written to register 3, if the Q output of F-F9 is “1”, it is written to register 4, and if the Q output of F-FIO is “1”, the data is written to register 5.
また１１〜１５はデータの読み出しを行うレジスタを選
択するフラグ信号を発生するためのＦ・Ｆであり、Ｆ−
ＦｉｌのＱ出力が“１”ならレジスタ１からの、Ｆ−Ｆ
ｌ２のＱ出力が“１”ならレジスタ２からの、Ｆ−Ｆｌ
３のＱ出力が“ｌ”ならレジスタ３からの、Ｆ−Ｆｌ４
がのＱ出力が“１”ならレジスタ４からの、Ｆ−Ｆｌ５
のＱ出力が“１”ならレジスタ５からの、データが出力
させる。Further, 11 to 15 are F-Fs for generating a flag signal for selecting a register from which data is read.
If the Q output of Fil is “1”, F−F from register 1
If the Q output of l2 is “1”, F−Fl from register 2
If the Q output of 3 is “L”, F-Fl4 from register 3
If the Q output of is “1”, F-Fl5 from register 4
If the Q output of is "1", the data from register 5 is output.
データはレジスタ５．レジスタ４．レジスタ３、レジス
タ２．レジスタ１の順で書き込み、読み出しが行われる
。The data is in register 5. Register 4. Register 3, Register 2. Writing and reading are performed in the order of register 1.
まず、ＦＩＦＯにクリア信号が入力されると書き込みフ
ラグ信号発生用のＦ−Ｆ６．７，８．９はリセットされ
Ｆ−ＦＩＯはセットされる。また、読み出しフラグ信号
発生用のＦ−Ｆｌｌ。First, when a clear signal is input to FIFO, F-Fs 6.7 and 8.9 for generating write flag signals are reset and F-FIO is set. Also, F-Fll for generating a read flag signal.
１２．１３，１４．１５はリセットされ、Ｆ−Ｆｌ６は
セットされる。すなわち、Ｆ−ＦＩＯとＦ−Ｆｌ６のＱ
出力だけが“１°“になる。12.13 and 14.15 are reset, and F-Fl6 is set. That is, the Q of F-FIO and F-Fl6
Only the output becomes “1°”.
次にデータと書き込み信号が入力されるとＦ・Ｆｌｏの
Ｑ出力が“１”なのでゲート２１を介してレジスタ５に
クロックが入力され、レジスタ５に入力データが書き込
まれる。また、Ｆ−Ｆ９のＱ出力はＦ−ＦＩＯのデータ
が連送され“ｌ”となりＦ−ＦＩＯのＱ出力はＦ−Ｆ６
のデータが連送され“０”になる。よって、次に書き込
み信号が入力されるとゲート２０を介してレジスタ４に
クロックが入力され、レジスタ４にデータが書き込まれ
る。また、Ｆ−Ｆ９のＱ出力が“１”になるとＦ−Ｆｌ
６のＱ出力も“１”なのでゲート２２の出力が“０”と
なりＦ−Ｆｌ５がセットされＦ・Ｆｌ６はリセットされ
る。ここで、２２〜２６は３ステートバツフアであり、
制御信号が“１”のときデータ出力状態、“Ｏ”のとき
ノ１イインピーダンスとなる。よって、Ｆ−Ｆｌ５のＱ
出力により３ステートバツフア２６からレジスタ５のデ
ータが出力され、読み出し信号が入力されると、レジス
タ５のデータがレジスタ４３に転送され出力されると共
に、Ｆ−Ｆｌ４のＱ出力はＦ−Ｆｌ５のデータが転送さ
れ“１″になり、Ｆ−Ｆｌ５のＱ出力はＦ−Ｆｉｌのデ
ータが転送され“０”となり、３ステートバツフア２６
の出力はハイインピーダンスになり、３ステートバツフ
ア２５がデータ出力状態となって、次に読み出し信号が
入力されるとレジスタ４のデータがレジスタ４３に転送
され出力される。Next, when data and a write signal are input, the Q output of F.Flo is "1", so a clock is input to the register 5 through the gate 21, and the input data is written to the register 5. In addition, the Q output of F-F9 becomes "l" as the data of F-FIO is continuously transmitted, and the Q output of F-FIO becomes "L".
data is sent continuously and becomes "0". Therefore, when a write signal is inputted next time, a clock is inputted to the register 4 through the gate 20, and data is written to the register 4. Also, when the Q output of F-F9 becomes “1”, F-F1
Since the Q output of 6 is also "1", the output of the gate 22 becomes "0", F-Fl5 is set, and F.Fl6 is reset. Here, 22 to 26 are 3-state buffers,
When the control signal is "1", it is in a data output state, and when it is "O", it is in a zero impedance state. Therefore, Q of F-Fl5
The data in register 5 is output from the 3-state buffer 26, and when the read signal is input, the data in register 5 is transferred to and output from the register 43, and the Q output of F-Fl4 is output from F-Fl5. The data is transferred and becomes "1", and the Q output of F-Fil5 becomes "0" as the data of F-Fil is transferred, and the 3-state buffer 26
The output becomes high impedance, the 3-state buffer 25 enters the data output state, and when the next read signal is input, the data in the register 4 is transferred to the register 43 and output.
すなわち、書き込み信号が入力されると、読み出し動作
に関係なく書き込み用フラグ信号はＦ・ＦＩＯ，Ｆ−Ｆ
９．Ｆ−Ｆ８．Ｆ−Ｆ７．Ｆ−Ｆ６、Ｆ−ＦＩＯの順に
Ｑ出力が“１”になり、入力データはレジスタ５．レジ
スタ４．レジスタ３、レジスタ２．レジスタ１．レジス
タ５の順に書き込まれる。また、読み出し信号が入力さ
れると、書き込み動作に関係な（、読み出し用フラグ信
号は、Ｆ−Ｆｌ５．Ｆ−Ｆｌ４．Ｆ−Ｆｌ３゜Ｆ−Ｆｌ
２．Ｆ−Ｆｌ １．Ｆ−Ｆｌ５の順でＱ出力が１になり
、３ステートバツフアは２６，２５゜２４．２３，２２
．２６の順でデータ出力状態になり、レジスタ５．レジ
スタ４．レジスタ３．レジスタ２．レジスタ１．レジス
タ５の順に記憶データが出力される。That is, when a write signal is input, the write flag signal is F・FIO, F−F regardless of the read operation.
9. F-F8. F-F7. The Q output becomes "1" in the order of F-F6 and F-FIO, and the input data is transferred to register 5. Register 4. Register 3, Register 2. Register 1. They are written in the order of register 5. Also, when a read signal is input, the read flag signal (F-Fl5.F-Fl4.F-Fl3°F-Fl
2. F-Fl 1. The Q output becomes 1 in the order of F-Fl5, and the 3-state buffer becomes 26, 25° 24. 23, 22
．． The data output state is entered in the order of registers 5 and 26. Register 4. Register 3. Register 2. Register 1. The stored data is output in the order of register 5.
次にフル信号について説明する。Next, the full signal will be explained.
第２図にレジスタ４まで読み出され、その後、連続して
書き込み信号が入力され、ＦＩＦＯが満杯になった例を
示す。FIG. 2 shows an example in which data is read up to register 4, and then write signals are continuously input, and the FIFO becomes full.
まず、レジスタ３．レジスタ２．レジスタＩにデータが
書き込まれると、書き込み用フラグはＦ・ＦＩＯのＱ出
力が“１”になっており、読み出し用フラグはＦ−Ｆｌ
３のＱ出力が“ｌ”になっている。書き込み信号が入力
されるとレジスタ５にデータが書き込まれ、書き込み用
フラグはＦ・ＦのＱ出力が“１”になり、もう１度書き
込み信号が入力されるとＦＩＦＯは満杯になる。すなわ
ち、読み出し用フラグを表わすＱ出力が“１″となるＦ
−Ｆに対して、１段前の書き込み用フラグを表わすＦ−
ＦのＱ出力が“１”になっている状態で書き込み信号が
入力されるとＦＩＦＯは満杯になる。よって、ゲート２
７〜３１のうちのいずれかの出力が“１”になるとゲー
ト３２の出力もｌになり、この状態で書き込み信号が入
力されるとＦ −Ｆ３３は、このゲーｉ・３２の出力を
取り込んでフル信号として“１”を出力する。次に読み
出しが行われるとＦ−Ｆ３３はリセットされ、フル信号
は“Ｏ”になる。First, register 3. Register 2. When data is written to register I, the write flag is set to F-FIO's Q output, and the read flag is set to F-Fl.
The Q output of No. 3 is "L". When a write signal is input, data is written into the register 5, the Q output of the write flag becomes "1", and when another write signal is input, the FIFO becomes full. In other words, the F whose Q output representing the read flag is "1"
-F-, which represents the writing flag of the previous stage for -F.
When a write signal is input while the Q output of F is "1", the FIFO becomes full. Therefore, gate 2
When the output of any one of gates 7 to 31 becomes "1", the output of gate 32 also becomes "1", and when a write signal is input in this state, F-F33 takes in the output of this game i.32. Outputs “1” as a full signal. When reading is performed next, the F-F33 is reset and the full signal becomes "O".
次にエンプティー信号について説明する。Next, the empty signal will be explained.
第３図にレジスタ２，３にデータが存在し、その後、連
続して読み出されて、ＦＩＦＯが空になった例を示す。FIG. 3 shows an example in which data exists in registers 2 and 3 and is subsequently read out successively, making the FIFO empty.
まず、レジスタ２．３にデータが存在すると書き込み用
フラグはＦ−Ｆ６のＱ出力が“１”になっており、読み
出し用フラグはＦ−Ｆ１ａのＱ出力が“１”になってい
る。読み出し信号が入力されるとレジスタ３のデータが
出力され、読み出し用フラグはＦ−Ｆ１２のＱ出力が“
１”になり、もう１度読み出し信号が入力されるとＦＩ
ＦＯは空になる。すなわち、書き込み用フラグを表わす
Ｑ出力が“１”となっているＦ−Ｆに対して１段前の読
み出し用フラグのＦ−ＦのＱ出力が“１”になっている
状態で読み出し信号が入力されるとＦＩＦＯは空になる
。よって、ゲート３４〜３８のうちのいずれかの出力が
“１”になるとゲート３９の出力も“１”になり、この
状態で読み出し信号が入力されるとＦ−Ｆ２Ｏはこのゲ
ート３９の出力を取り込んで、エンプティー信号として
“１”を出力する。次に書き込みが行われるとＦ・Ｆ２
Ｏはリセットされ、エンプティー信号は“Ｏ″になる。First, when data exists in the register 2.3, the write flag has the Q output of F-F6 set to "1", and the read flag has the Q output of F-F1a set to "1". When the read signal is input, the data in register 3 is output, and the read flag is set when the Q output of F-F12 is “
1” and when the read signal is input again, the FI
FO becomes empty. In other words, when the read signal is applied in a state where the Q output of F-F representing the read flag one stage before the F-F whose Q output representing the write flag is "1", the Q output representing the write flag is "1". Once input, the FIFO will be empty. Therefore, when the output of any one of gates 34 to 38 becomes "1", the output of gate 39 also becomes "1", and when a read signal is input in this state, F-F2O receives the output of gate 39. It takes in and outputs "1" as an empty signal. When writing is performed next, F・F2
O is reset and the empty signal becomes "O".
発明の詳細
な説明したように、本発明によれば、書き込み用フラグ
と読み出し用フラグを用いて書き込みおよび読み出しを
行うレジスタを選択することにより、レジスタのデータ
転送を不要とするとともに、次に書き込み、読み出しを
行うレジスタをまえもって選択することにより高速に書
き込み、読み出しを行うことができる。As described in detail, according to the present invention, by selecting a register for writing and reading using a write flag and a read flag, it is possible to eliminate the need for register data transfer and to select the register to be written and read next. By selecting in advance the register to be read, writing and reading can be performed at high speed.
第１図は本発明の一実施例を示すブロック図、第２図は
フル信号発生の例を示す説明図、第３図はエンプティー
信号発生の例を示す説明図、第４図は従来の先入れ先出
し記憶装置のブロック図である。
１−５．４３・・・・・・レジスタ、６−１６．３３゜
４０・・・・・・フリップフロップ、２２−２６・・・
・・・３ステートバツフア。
代理人の氏名 弁理士 粟野重孝 ほか１名第２図FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is an explanatory diagram showing an example of full signal generation, FIG. 3 is an explanatory diagram showing an example of empty signal generation, and FIG. 4 is a conventional first-in first-out diagram. FIG. 2 is a block diagram of a storage device. 1-5.43...Register, 6-16.33゜40...Flip-flop, 22-26...
...3-state battle. Name of agent: Patent attorney Shigetaka Awano and one other person Figure 2
Claims (1)
ジスタを指定する信号を出力する前記レジスタ群と対応
した第１のフリップフロップ群と、書き込みを行うレジ
スタを指定する信号を出力する前記レジスタ群と対応し
た第２のフリップフロップ群と、前記第１のフリップフ
ロップ群の出力により読み出しデータを制御する３ステ
ートバッファ群と、前記第１のフリップフロップ群の出
力により前記３ステートバッファ群を制御する手段を備
えたことを特徴とする先入れ先出し記憶装置。A first flip-flop group corresponding to a register group that stores input data, a first flip-flop group that outputs a signal specifying a register for reading, and a first flip-flop group corresponding to the register group that outputs a signal specifying a register for writing. a second flip-flop group, a three-state buffer group for controlling read data by the output of the first flip-flop group, and means for controlling the three-state buffer group by the output of the first flip-flop group. A first-in, first-out storage device characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291175A JPH02136919A (en) | 1988-11-17 | 1988-11-17 | Fifo memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63291175A JPH02136919A (en) | 1988-11-17 | 1988-11-17 | Fifo memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02136919A true JPH02136919A (en) | 1990-05-25 |
Family
ID=17765426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63291175A Pending JPH02136919A (en) | 1988-11-17 | 1988-11-17 | Fifo memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02136919A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04301290A (en) * | 1991-03-28 | 1992-10-23 | Nec Corp | Pushup memory circuit |
-
1988
- 1988-11-17 JP JP63291175A patent/JPH02136919A/en active Pending
Cited By (1)
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|---|---|---|---|---|
| JPH04301290A (en) * | 1991-03-28 | 1992-10-23 | Nec Corp | Pushup memory circuit |
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