JPH02112285A - Conductivity modulating type mosfet - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング電源のコンバータ回路や、ファ
クトリ−・オートメイション（Ｆ−Ａ）機器の工作機器
や、ファン、ポンプ等に使用されるモータを駆動するパ
ワーテバイスに関するもので、特に、パイボーラトラン
ジヌタを内蔵するパワーＭＯ８ＦＥＴ（伝導度変調型Ｍ
Ｏ８ＦＥＴ：以下ＩＧＢＴと言う）に適用して有効であ
る。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is applicable to converter circuits of switching power supplies, machine tools of factory automation (FA) equipment, motors used in fans, pumps, etc. It relates to power devices that drive
It is effective when applied to O8FET (hereinafter referred to as IGBT).
従来のＩＧＢＴは、日経マグロウヒル社発行の日経エレ
クトロニクス１９８６．５．１９ （１４３９５）ｐｐ
、１８２−１８４に記載され、前記文献の１）、１８３
の図１７に示すように、ＰＮＰ構造のべくイボーラトラ
ンジスタとパワーＭＯ８ＦＥＴを組み合わせた構造のデ
バイスとなっている。着た、前記デバイスは、ＰＮＰＮ
構造のサイリスク構造ともいえる。The conventional IGBT is published by Nikkei McGraw-Hill, published by Nikkei Electronics, May 19, 1986 (14395) pp.
, 182-184, and 1), 183 of the said document.
As shown in FIG. 17, the device has a PNP structure in which an Ibora transistor and a power MO8FET are combined. The device is PNPN
It can also be said to be a silisk structure.
第５図は従来のＩＧＢＴの要部断面図を示し、第６図は
第５図に示したＩＧＢ’ｌ’に外付ダイオードＤ１を付
加した時の等価回路図である。FIG. 5 shows a sectional view of a main part of a conventional IGBT, and FIG. 6 is an equivalent circuit diagram when an external diode D1 is added to IGB'l' shown in FIG.
第５図に示した前記Ｉ Ｇ Ｂ Ｔの基本的な動作につ
いては、例えば、アイ・イー・イー・イー、トランザク
ションズ オン エレクトロン ｆバイセズ、ブイオー
エル、イーデイ−３１，エヌオー６．１９８４年６月第
８２１頁〜第８２８頁（ＩＥＥＥ 、ＴＲＡＮ８ＡＣＴ
ＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳ、Ｖ
ＯＬ、ＥＤ−３１、Ｎ１１６．、ＪＵＮＥ１９８４
ｐｐ、８２１〜８２８）に記載されている。The basic operation of the IGBT shown in FIG. Pages 821 to 828 (IEEE, TRAN8ACT
IONS ON ELECTRON DEVICE,V
OL, ED-31, N116. , JUNE1984
pp. 821-828).
第５図において、付帯１は、単結晶シリコンからなるｐ
＋型半導体基板でアシ、付帯２は、単結晶シリコンから
力るｎ＋型バッファ層（以下、ＢＵＦＦＥＲＬＡＹＥＲ
という）であり、付帯３は、単結晶シリコンからなるｎ
−型エピタキシャル層であり、付帯４は、ｓｉｏ、から
なるゲート絶縁膜であり、付帯５は、ポリシリコンから
なるゲート電極であり、付量６Ｆｉ、前記ｎ−型エピタ
キシャル層３の表面に、例えば、ｐ型不純物の導入によ
り形成されたｐ型半導体領域であり、付帯７は、前記ｐ
型半導体領域６よりも不純物濃度の高いｐ＋型型溝導体
領域あり付量８は、前記ｐ型半導体領域６の表面に、例
えばＮ型不純物の導入により形成されたＮ＋＋半導体領
域である。前記ＩＧＢＴは、［前記ゲート電極５と、ソ
ース領域となるＮ＋＋半導体領域８と、ドレイン領域と
なるｎｆｊｌエピタキシャル層３によって構成されるパ
ワーへｄＯ８ＦＥＴ部］および［エミッタ領域となるｐ
型半導体領域６，７と、ベース領域となるｎ−型エピタ
キシャル層３と、コレクタ領域となるＰ＋型半導体基板
１によって構成されるＰＮＰ型バイポーラトランジスタ
部」とＫよって構成されテイル。前記ｎ＋型ＢＵＦＦＥ
ＲＬＡＹＥＲ２は、コレクタ領域となるｐ＋＋半導体領
域１からペース領域となるＮ−型エピタキシャル層３に
注入される正孔を制御するためのものである。In FIG. 5, appendix 1 is made of single crystal silicon.
Attachment 2 is an n+ type buffer layer (hereinafter referred to as BUFFERLAYER) made of single crystal silicon.
), and Attachment 3 is n made of single crystal silicon.
- type epitaxial layer, appendix 4 is a gate insulating film made of sio, appendix 5 is a gate electrode made of polysilicon, and has a coating amount of 6Fi on the surface of the n- type epitaxial layer 3, for example. , is a p-type semiconductor region formed by introducing p-type impurities, and Appendix 7 is a p-type semiconductor region formed by introducing p-type impurities.
The p+ type groove conductor region 8 having a higher impurity concentration than the p type semiconductor region 6 is an N++ semiconductor region formed on the surface of the p type semiconductor region 6 by introducing, for example, an N type impurity. The IGBT includes [a power dO8FET section constituted by the gate electrode 5, an N++ semiconductor region 8 that becomes a source region, and an NFJL epitaxial layer 3 that becomes a drain region] and [a pFET section that becomes an emitter region].
A PNP type bipolar transistor section is composed of a PNP type semiconductor region 6, 7, an n- type epitaxial layer 3 serving as a base region, and a P+ type semiconductor substrate 1 serving as a collector region. The n+ type BUFFE
RLAYER 2 is for controlling holes injected from the p++ semiconductor region 1, which becomes the collector region, to the N- type epitaxial layer 3, which becomes the space region.
また、前記ソース領域となるＮ＋＋半導体領域８とエミ
ッタ領域となるＰ型半導体領域６，７の表面には、アル
ミニウムからなるエミッタ電極９が形成され、前記ソー
ス領域とエミッタ領域は電気的に接続されている。ゲー
ト電極５とエミッタ電極９は、絶縁膜１０によって電気
的に分離されている。また、ｐ＋＋導体基板１の下面に
は、例えば、アルミニウムからなるコレクタ電極］１が
形成されている。Furthermore, an emitter electrode 9 made of aluminum is formed on the surfaces of the N++ semiconductor region 8 serving as the source region and the P-type semiconductor regions 6 and 7 serving as the emitter region, and the source region and the emitter region are electrically connected. ing. Gate electrode 5 and emitter electrode 9 are electrically separated by an insulating film 10. Further, on the lower surface of the p++ conductor substrate 1, a collector electrode 1 made of aluminum, for example, is formed.
〔発明が解決し２ようとする課題〕
第５図に示したＩＧＨＴを、第７図に示すモータＭ等の
インバータデバイスとして使用する場合、転流用ダイオ
ードＤ１が不可欠である。しかし彦から、前記ダイオー
ドＤ１はＩＧＢＴと同一の半導体チップ上に形成されて
おらず、前記チップ外に外付されているため、第５図の
回路を構成するための部品数が犬〈なシ装置全体が複雑
化、大型化するという問題があった。[Problems to be Solved by the Invention] When the IGHT shown in FIG. 5 is used as an inverter device for the motor M shown in FIG. 7, the commutating diode D1 is essential. However, from Hiko, the diode D1 is not formed on the same semiconductor chip as the IGBT, but is externally attached outside the chip, so the number of components required to configure the circuit in FIG. There was a problem that the entire device became complicated and large.
又、ＩＧＢＴを過電圧から保護するために、 ＩＧＢ
Ｔのコレクタ・エミッタ間にスナバ回路（過電圧保護回
路）を付加する必要があった。Also, in order to protect the IGBT from overvoltage, the IGB
It was necessary to add a snubber circuit (overvoltage protection circuit) between the collector and emitter of the T.
上記スナバ回路は、例えば容量素子と抵抗素子を直列に
接続した回路になっており、上記スナバ回路もまた、Ｉ
ＧＢｉ’と同一の半導体チップ上に形成されておらず、
外付構造になっているため、部品数が犬くなるという問
題がある。The snubber circuit is, for example, a circuit in which a capacitive element and a resistive element are connected in series, and the snubber circuit also includes an I
It is not formed on the same semiconductor chip as GBi',
Since it is an external structure, there is a problem that the number of parts is large.
本発明は上記Ｌ５た問題を解決するために、なされたも
のであり、
本発明の目的は、ＩＧＥＴをモータ等のインバータデバ
イスと［７て使用する場合、外付部品の数を低減するこ
とにある。The present invention has been made in order to solve the above-mentioned problem, and an object of the present invention is to reduce the number of external parts when using an IGET with an inverter device such as a motor. be.
本発明の他の目的は、ＩＧＢＴに転流用ダイオードを内
蔵することが可能な技術を提供することにある。Another object of the present invention is to provide a technology that allows a commutating diode to be built into an IGBT.
本発明の他の目的は、ＩＧＢＴにスナバ回路と同等な機
能を内蔵することが可能な技術を提供することにある。Another object of the present invention is to provide a technology that allows an IGBT to have a built-in function equivalent to a snubber circuit.
本発明の目的ならびに他の目的と新規な特徴は本明細省
の記述及び添付図面によりあきらかになろう。The objects and other objects and novel features of the present invention will become apparent from the description and accompanying drawings.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとお夛である。A brief overview of typical inventions disclosed in this application is as follows.
第１図に示すように、Ｎ十型バッファ層（ＢＵＦＦＥＲ
ＬＡＹＥＲ，）とコレクタ電極をコレクタ領域となるＰ
＋型半導体基板を介して、電気的に接続させた構造とす
る。具体的には、コレクタ領域となるＰ＋型半導体基板
中に、Ｎ生型半導体領域を蜂の巣状に形成させ、前記Ｎ
＋＋半導体領域とＰ十型半導体領域をコレクタ電極によ
り短絡（ショート）させた構造とする。これによす、Ｉ
ＧＢＴのｐｎｐバイポーラトランジスタのエミッタ領域
トコレクタ領域の間には、ｐｎ接合のダイオードが並列
に接続された構造となる。As shown in FIG.
LAYER, ) and the collector electrode as the collector region P
The structure is such that they are electrically connected via a +-type semiconductor substrate. Specifically, an N-type semiconductor region is formed in a honeycomb shape in a P+ type semiconductor substrate that becomes a collector region, and the N-type semiconductor region is formed in a honeycomb shape.
The structure is such that the ++ semiconductor region and the P-type semiconductor region are short-circuited by a collector electrode. I agree with this, I
The GBT has a structure in which a pn junction diode is connected in parallel between the emitter region and the collector region of a pnp bipolar transistor.
さらに、第２図に示すように、第１図に示（７た構造に
加え、Ｎ十型ＢＵＦＦＥＲＬＡＹＥＲの一部をＰＮＰ型
バイポーラトランジスタのエミッタ領域側に、突き出し
た構造にする。Furthermore, as shown in FIG. 2, in addition to the structure shown in FIG. 1, a part of the N0-type BUFFERLAYER is made to protrude toward the emitter region of the PNP-type bipolar transistor.
上記構造によシ、ハンチスルー型のツェナーダイオード
１ＰＮＰ型バイポーラトランジスタのエミッタ領域とコ
レクタ領域の間に形成する。According to the above structure, a haunches-through type Zener diode is formed between the emitter region and the collector region of the 1PNP type bipolar transistor.
第１図及び第２図に示した構造によれば、ＩＧＢＴに転
流用のダイオード及びスナバ回路と同等の機能をもつツ
ェナーダイオードとをそれぞれ内蔵することが可能であ
る。また、転流用ダイオード及びスナバ回路と同等な機
能をもつツェナーダイオードがＩＧＢＴのセル内に内蔵
できることにより、外付ダイオード及びスナバ回路が不
要と々す、回路を構成する部品数が低減でき、コスト低
減ができる。According to the structure shown in FIGS. 1 and 2, it is possible to incorporate a commutating diode and a Zener diode having the same function as a snubber circuit in the IGBT, respectively. Additionally, since a Zener diode with the same functions as a commutating diode and a snubber circuit can be built into the IGBT cell, external diodes and snubber circuits are no longer required, and the number of components that make up the circuit can be reduced, reducing costs. Can be done.
第１図は本発明の実施例Ｉを示す転流用ダイオードを内
蔵したｌ Ｇ Ｂ ’ｌ’の一セル分の斜視断面図であ
る。FIG. 1 is a perspective sectional view of one cell of IGB 'l' having a built-in commutation diode, showing Example I of the present invention.
第１図に示すように、本発明のＩＧＢＴば、［ポリシリ
コンから々るゲート電極５００と、ｎ＋型半導体領域か
らなるソース領域８００と、ｎ−型半導体領域から々る
ドレイン領域３００とにより構成される縦型パワーＭＯ
８ＦＥＴ部」及び「ｐ＋型半導体領域からなるエミッタ
領域７００とｎ型半導体領域からなるベース領域３００
と ｐ＋型半導体領域からなるコレクタ領域１００とに
より構成されるＰＮＰ型バイポーラトランジスタ部」及
び「前記ｐ＋型半導体惟域と前記ｎ−型半導体領域３０
０とにより構成されるＰＮ接合型ダイオードＤＩＯ部」
とにより構成されている。何分２００は、前記ＰＮＰ型
バイポーラトランジスタのコレクタ領域１００から注入
される正孔を制御するためのｎ生型ＢＵＦＦＥＲＬＡＹ
ＥＲである。As shown in FIG. 1, the IGBT of the present invention is composed of a gate electrode 500 made of polysilicon, a source region 800 made of an n+ type semiconductor region, and a drain region 300 made of an n− type semiconductor region. vertical power MO
8FET section" and "emitter region 700 consisting of a p+ type semiconductor region and base region 300 consisting of an n type semiconductor region.
and a collector region 100 made of a p+ type semiconductor region," and "the p+ type semiconductor region and the n- type semiconductor region 30.
0 and the PN junction diode DIO section.
It is composed of. Minute 200 is an n-type BUFFERLAY for controlling holes injected from the collector region 100 of the PNP type bipolar transistor.
It is ER.
Ｐ型半導体領域６００は、前記縦型パワーＭＯ８ＦＥＴ
のチャネル領域を形成している。捷だ、何分４００は、
ｓｉｏ、膜からなるゲート絶縁膜である。何分９００は
、５ｉｎｔ膜からなる絶縁膜１０００の上部に設けられ
た、アルミニウムからなるエミッタ電極である。前記エ
ミッタ電極９００は、前記縦型パワーＭＯ８ＦＥＴのソ
ース領域８００と、前１己ＰＮＰバイポーラトランジス
タのエミッタ領域７００に電気的に接続されている。The P-type semiconductor region 600 is the vertical power MO8FET.
forming a channel region. It's Kade, how many minutes is 400?
This is a gate insulating film made of a sio film. 900 is an emitter electrode made of aluminum provided on the insulating film 1000 made of a 5-inch film. The emitter electrode 900 is electrically connected to the source region 800 of the vertical power MO8FET and the emitter region 700 of the first PNP bipolar transistor.
何分１１００は、アルミニウムから々るコレクタ電極で
ある。前記コレクタ電極１１００は、前記ｐ十型半導体
領域１００とｎ＋型半導体領域１２００て電気的に接続
されている。前記エミッ・り、電極９００には、例えば
、接地電位（ＯＶ）が印加され、前記コレクタ１１００
には、例えば、電源電像（３６０Ｖ）が印加されている
。Minute 1100 is the collector electrode made of aluminum. The collector electrode 1100 is electrically connected to the p-type semiconductor region 100 and the n+-type semiconductor region 1200. For example, a ground potential (OV) is applied to the emitter electrode 900, and the collector 1100
For example, a power supply voltage (360V) is applied to.
本発明の実施例■のＩＧＢ’Ｉ’の特徴点は、前記ｎ＋
型半導体領域１２００をコレクタ電極１２００と、前記
Ｂ ｔＪ Ｆ Ｆ Ｅ ＲＬ Ａ Ｙ Ｅ Ｒ２００と
の間に設けた構造にある。前記ｎ＋型半導体領域１２０
０とＮ十型ＢＩＪ））ＦＥＲＬＡＹＥＲ２００と、ｎ型
半導体領域３００は、同一導電型層であるため、前記コ
レクタ電極１１００に印加された電位は、ｎ＋型半導体
領域１２００及びＮ十型ＢＵＦＦＥＲＬＡＹＥＲ２００
を介し−ｃ、 ｎ−型半導体領域３００に供給される
。The characteristic point of IGB'I' of the embodiment (3) of the present invention is that the n+
The structure is such that a type semiconductor region 1200 is provided between the collector electrode 1200 and the B tJ FFE RL AY E R 200. The n+ type semiconductor region 120
Since the FERLAYER 200 and the n-type semiconductor region 300 are layers of the same conductivity type, the potential applied to the collector electrode 1100 is
-c, is supplied to the n-type semiconductor region 300 through.
一方、エミッタ電極９００に印加された電位は、前記ｐ
＋型半導体領域７００に直接供給される。On the other hand, the potential applied to the emitter electrode 900 is
It is directly supplied to the + type semiconductor region 700.
その結果、前記ｐ＋型半導体領域７００とｎ−型半導体
領域３００とにより、ＰＮ接合型ダイオードＤＩＯが形
成される。前記ＰＮ接合型ダイオードＤＩＯは、転流用
ダイオドとして動作する。As a result, the p+ type semiconductor region 700 and the n- type semiconductor region 300 form a PN junction diode DIO. The PN junction diode DIO operates as a commutation diode.
ｎ＋型半導体領域１２００は、ｐ＋型半導体領域１００
の間に、ネット状又はハチの巣状に多数個ならべた構造
となっている。上記構造によって、本発明のＩＧＢＴは
、コレクタ電極１１００・エミッタ電極９００間にｐｎ
接合ダイオードを内蔵し７た構造となる。The n+ type semiconductor region 1200 is the p+ type semiconductor region 100.
In between, it has a structure in which many pieces are lined up in a net or honeycomb shape. With the above structure, the IGBT of the present invention has a pn between the collector electrode 1100 and the emitter electrode 900.
It has a structure with a built-in junction diode.
第３図は、第１図に示した本発明の実施例１であるＩＧ
Ｅ３Ｔの等価回路図である。FIG. 3 shows the IG which is the first embodiment of the present invention shown in FIG.
It is an equivalent circuit diagram of E3T.
第３図に示すように、ＩＧＢ’Ｉ’の電気的な動作は、
縦型パワーＭＯ８Ｉｉ’ＥＴＱ１とＰＮＰ型バイポーラ
トランジスタＢＴＩとの複合デバイスとしての動作と、
転流用ダイオードＤＩＯとしての動作に分けて考えるこ
とができる。As shown in Figure 3, the electrical operation of IGB'I' is as follows:
Operation as a composite device of vertical power MO8Ii'ETQ1 and PNP bipolar transistor BTI,
The operation as a commutating diode DIO can be considered separately.
ＩＧＢＴは通常コレクタ電極に正電圧を印加［２て使用
するが、この場合前記ダイオードＤＩＯは動作し７ない
。こハと反対てコレクタ電極に負電圧が印加されたとき
にダイオ−）” Ｄ Ｉ Ｏは動作する。IGBTs are normally used by applying a positive voltage to the collector electrode, but in this case the diode DIO does not operate. On the contrary, the diode (DIO) operates when a negative voltage is applied to the collector electrode.
上記した本発明の実施例■のｌ Ｇ Ｂ ’Ｉ’によれ
ば、以下のような効果がある。According to the above-described embodiment (1) of the present invention, the following effects can be obtained.
（１） ＩＧＢＴのコレクタ・エミッタ間に転流用ダ
イオードが内蔵できるため、外付けの転流用ダイオード
が不要となる。(1) Since a commutation diode can be built in between the collector and emitter of the IGBT, an external commutation diode is not required.
（２＋ Ｉ Ｇ Ｂ Ｔのチップ面積を大きく変える
ことなく、転流用ダイオードをＩ Ｇ Ｂ Ｔのチップ
に内蔵することができ、外付はダイオードのコスト分を
下げられる。すなわち、外付用の転流用ダイオードの実
装が不用のた−め、実装スペースを小さくでき、部品点
数の節減が可能となる。(2+ The commutation diode can be built into the IGBT chip without significantly changing the IGBT chip area, and the cost of the external diode can be reduced. Since it is not necessary to mount a diverted diode, the mounting space can be reduced and the number of parts can be reduced.
本発明の実施例２のＩＧＢ’ｌ’を第２図に示す。 FIG. 2 shows IGB'l' of Embodiment 2 of the present invention.
前記実施例ＩのＩ Ｇ Ｂ ’Ｉ’と異なる点は、ｎ十
型ＢＵｌ”ＥＲ，ＬＡＹＥＲ２００の一部をｎ−型半導
体領域３００側に突き出１．た構造を実施例２のＩ Ｇ
Ｂ ’Ｉ”は持っているというところにある。The difference from the IGB 'I' of the embodiment I is that the IG of the embodiment 2 has a structure in which a part of the n-type BU1"ER, LAYER 200 is protruded toward the n-type semiconductor region 300 side.
B 'I' is in having it.
突出部］３００は、ｎ＋＋半導体領域である。ｐ＋＋半
導体領域７００とｎ＋＋半導体領域１３００とにより、
パンチスルー型のツェナーダイオードＴＤが形成されて
いる。前記ツェナーダイオードＴＤは、前記実施例１で
説明した、ダイオードＤ■０の機能と、スナバ回路（過
電圧保護回路）に相当する機能とを合せ持っている。Projection] 300 is an n++ semiconductor region. With the p++ semiconductor region 700 and the n++ semiconductor region 1300,
A punch-through Zener diode TD is formed. The Zener diode TD has both the function of the diode D0 described in the first embodiment and the function corresponding to a snubber circuit (overvoltage protection circuit).
前記突出部］３００は、ｐ＋＋半導体領域７００とｎ−
型半導体領域３００とで構成されるＰＮ接合型ダイオー
ドＤＩＯにツェナー特性を加えるために設けられたもの
であり、ｎ−型半導体領域３００側にのびる空乏層を任
意の幅で制御するためのものである。The protrusion] 300 is connected to the p++ semiconductor region 700 and the n-
This is provided to add Zener characteristics to the PN junction diode DIO composed of the n-type semiconductor region 300, and to control the depletion layer extending toward the n-type semiconductor region 300 to an arbitrary width. be.
前記ツエナードＴＤは、ｎ十型Ｂ ＬＩ Ｆ Ｆ Ｅ
ＲＬＡＹＥＲ２００の一部をｐ＋＋半導体領域７００に
接近するようにｎ−型半導体領域３００内に張り出すこ
とにより形成され、パンチスルー型のツェナー特性を持
たせたダイオードになっている。The Zenard TD is an n-type B LIFF E
A part of the RLAYER 200 is formed by protruding into the n- type semiconductor region 300 so as to approach the p++ semiconductor region 700, and is a diode having punch-through type Zener characteristics.
第４図は、第２図に示した本発明の実施例■であるＩＧ
ＢＴの等価回路図である。第４図に示すように、ＩＧＢ
Ｔの電気的な動作は、縦型パワーＭＯ８ＦＥＴＱＩとＰ
ＮＰ型バイポーラトランジスタＢＴＩとの複合デバイス
としての動作と、ツェナーダイオードＴＤとしての動作
匠分けて考えることができる。FIG. 4 shows an IG which is the embodiment ① of the present invention shown in FIG.
It is an equivalent circuit diagram of BT. As shown in Figure 4, IGB
The electrical operation of T is the vertical power MO8FET QI and P
The operation as a composite device with the NP-type bipolar transistor BTI and the operation as a Zener diode TD can be considered separately.
ＩＧＢＴのコレクタ電極に正電圧が印加されている時は
ツェナーダイオードＴ Ｄは動作しない。When a positive voltage is applied to the collector electrode of the IGBT, the Zener diode TD does not operate.
これとは反対にコレクタ電極に負電圧が印加された時に
ダイオードは動作する。ツェナーダイオードＴＤは、Ｉ
ＧＢＴを過電圧から保護するように動作する。On the contrary, the diode operates when a negative voltage is applied to the collector electrode. Zener diode TD is I
It operates to protect the GBT from overvoltage.
本発明の実施例Ｈによれば、ＩＧＢＴのコレクタ・エミ
ッタ間に転流用ダイオードの機能とスナバ回路の機能を
合せもつツェナーダイオードをモノリシックでＩＧＢ’
ｌ”に内蔵できる。したがって、従来、ＩＧＢ’ｌｌ’
のチップの外に、外付されていた、転流用ダイオードと
スナバ回路が不要となる。このため、外付部品の実装面
積が不要となり、モーター等のインバータテバイスの実
装面積を低減するというメリットがある。According to Embodiment H of the present invention, a monolithic Zener diode having both the function of a commutating diode and the function of a snubber circuit is connected between the collector and emitter of an IGBT.
Therefore, conventionally, IGB'll'
The commutating diode and snubber circuit, which were externally attached to the chip, are no longer required. This eliminates the need for mounting area for external components, and has the advantage of reducing the mounting area for inverter devices such as motors.
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。Although the invention made by the present inventor has been specifically described above based on examples, the present invention is not limited to the above-mentioned examples, and can be modified in various ways without departing from the gist thereof.
本発明はモータ制御用パワー素子に適用し７た場合に最
も効果が得られる。The present invention is most effective when applied to a power element for motor control.
本発明は上記以外にテレビジョン水平用パワー素子に応
用することができる。The present invention can be applied to horizontal television power elements in addition to the above.
また、本発明のＩＧＨＴは、Ｐ＋型半導体基板を使用し
ているが、Ｎ＋型型溝導体基板用いてもよい。この場合
、ＰＮＰ型バイポーラトランジスタＢＴＩのコレクタ領
域１００は、前記Ｎ＋＋半導体基板に、例えばＰ型不純
物をイオン打ち込みすることにより、形成できる。Further, although the IGHT of the present invention uses a P+ type semiconductor substrate, an N+ type groove conductor substrate may also be used. In this case, the collector region 100 of the PNP bipolar transistor BTI can be formed by, for example, ion-implanting P-type impurities into the N++ semiconductor substrate.
前記Ｎ十型半導体基板を使用する場合は Ｎ＋壓ＢＵＦ
ＦＥＲＬＡＹＥＲ，とＮ＋＋半導体領域１２００と一体
になっているため、ＩＧＢＴの構造を簡略化できるとい
うメリットがある。When using the above N0 type semiconductor substrate, N + BUF
Since the FERLAYER and the N++ semiconductor region 1200 are integrated, there is an advantage that the structure of the IGBT can be simplified.
本発明によれば、ＩＧＢ’ｌ’のコレクタ・エミッタ間
に転流用ダイオードが内蔵できるため、外付けの転流用
ダイオードが不要となる。又、ＩＧＢＴのチップ面積を
大きく変え寿いで転流用ダイオードを内蔵できるため、
デバイスのコスト（外付けの転流ダイオード分）を下げ
られる利点がある。According to the present invention, since a commutation diode can be built in between the collector and emitter of IGB'l', an external commutation diode is not required. In addition, since the chip area of the IGBT can be greatly changed and a commutating diode can be built in over a long period of time,
This has the advantage of lowering the device cost (external commutation diode).
外付けの転流用ダイオードの実装不要のため、実装スペ
ースの向上と部品点数の低減が可能となる。Since there is no need to mount an external commutation diode, it is possible to improve mounting space and reduce the number of parts.
また、ＩＧＢＴを過電圧及びサージ電圧から保護するた
めに、外付けのスナバ回路（抵抗、コンデンサ、ダイオ
ード等により構成される）が必要であるが、バンチスル
ー型のツェナーダイオードを内蔵することにより、スナ
バ回路が不要になり、これら部品点数の低減と実装スペ
ースの削減が可能となる。In addition, an external snubber circuit (consisting of resistors, capacitors, diodes, etc.) is required to protect IGBTs from overvoltages and surge voltages. No circuit is required, making it possible to reduce the number of these components and the mounting space.
第１図は、本発明の実施例■を示し、転流用ダイオード
をＩＧＢＴのセル内に内蔵した構造を示す斜視断面図、
第２図は、本発明の実施例■を示［７、転流用ダイオー
ドとスナバ回路の機能を合せもつツェナーダイオードを
ＩＧＢＴのセル内に内蔵した構造を示す斜視断面図、
第３図は、第１図に示したＴ、 Ｇ Ｅ Ｔの等価回路
図、
第４図は、第２図に示し７？：、 Ｉ Ｇ Ｅ Ｔの等
価回路図、
第５図は、従来のＩＧＢＴのセル構造を示す要部断面図
、
第６図は、第５図に示した従来のＩＧＢＴに、転流用の
外付ダイオードを付加した時の等価回路図、
第７図は、第５図に示した従来のＩ Ｇ Ｂ Ｔをモー
タ制御に応用する場合の回路図である。
図中、１００・・・コレクタ領域、２００・・・Ｎ＋型
半導体領域（バッファ層）、３００・・・ベース領域、
４００・・・ゲート絶縁ｐ−，ｓｏｏ・・・ゲート電極
、６００・・・Ｐ型半導体領域、７００・・・ｐ＋型半
導体領域、８００・・・ｎ＋型半導体領域、９００・・
・エミッタ電極、１０００・・・絶縁膜、１１００・・
・コレクタ電極、１２００・・・ｎ＋型半導体領域であ
る。
トー］
凰−１
区Fig. 1 shows an embodiment (2) of the present invention, and is a perspective sectional view showing a structure in which a commutation diode is built into an IGBT cell. Fig. 2 shows an embodiment (2) of the present invention [7. A perspective cross-sectional view showing a structure in which a Zener diode, which has both the functions of a diode and a snubber circuit, is built into an IGBT cell. Figure 3 is an equivalent circuit diagram of T and GET shown in Figure 1. Figure 4 is shown in Figure 2 and 7? :, Equivalent circuit diagram of I G ET, Figure 5 is a sectional view of the main part showing the cell structure of a conventional IGBT, Figure 6 is an external IGBT for commutation added to the conventional IGBT shown in Figure 5. Equivalent circuit diagram when a diode is added. FIG. 7 is a circuit diagram when the conventional IGBT shown in FIG. 5 is applied to motor control. In the figure, 100... collector region, 200... N+ type semiconductor region (buffer layer), 300... base region,
400... Gate insulation p-, soo... Gate electrode, 600... P type semiconductor region, 700... P+ type semiconductor region, 800... N+ type semiconductor region, 900...
・Emitter electrode, 1000...Insulating film, 1100...
- Collector electrode, 1200... n+ type semiconductor region. To] 凰-1 Ward
Claims (1)
主面と前記第１主面に対向する第２主面を持ち、 （２）前記第１主面上に形成された前記第１導電型と異
なる導電型をもつ第２導電型の第１半導体層；前記第１
半導体層は、前記第１主面に対向する第３主面を持ち、 （３）前記第３主面上に、絶縁膜を介して設けられた複
数のゲート電極；前記おのおののゲート電極は、所定の
間隔を持って配置され、 （４）前記おのおのゲート電極間の第１半導体層中に設
けられた第１導電型の第１半導体領域；前記第１半導体
領域の一部は、ゲート電極下側にオーバーラップされ、 （５）前記第１半導体領域中に設けられた複数の第２導
電型の第２半導体領域： （６）前記第３主面上に設けられ、かつ、前記第１半導
体領域と第２半導体領域に接続された第１電極；前記第
１電極には、第１動体電位が供給され、 （７）前記半導体基板の第２主面上に設けられ、前記半
導体基板に電気的に接続された第２電極；前記第２電極
には、前記第１動作電位と異なる第２動作電位が供給さ
れ、そして、さらに前記半導体基板中には、前記第２電
極と前記第１半導体領域を電気的に接続するための第２
導電型の第３半導体領域が複数設けられている。 ２、前記第１導電型は、Ｐ型であり、前記第２導電型は
Ｎ型であることを特徴とする特許請求の範囲第１項記載
の伝導度変調型ＭＯＳＦＥＴ。 ３、前記第１半導体領域には、第１動作電位が供給され
、前記第１半導体層には、前記第３半導体領域を介して
、第２動作電位が供給されることを特徴とする特許請求
の範囲第２項記載の伝導度変調型ＭＯＳＦＥＴ。 ４、前記第１半導体領域と前記第１半導体層によってＰ
Ｎ接合ダイオードが形成されることを特徴とする特許請
求の範囲第３項記載の伝導度変調型ＭＯＳＦＥＴ。 ５、前記ＰＮ接合ダイオードは、転流用ダイオードであ
ることを特徴とする特許請求の範囲第４項記載の伝導度
変調型ＭＯＳＦＥＴ。 ６、前記第１電極は、エミッタ電極であり、前記第２電
極は、コレクタ電極であることを特徴とする特許請求の
範囲第１項記載の伝導度変調型ＭＯＳＦＥＴ。 ７、前記第１動作電位は接地電位であり、前記第２動作
電位は、電源電位であることを特徴とする特許請求の範
囲第６項記載の伝導度変調型ＭＯＳＦＥＴ。 ８、前記第１半導体層は、第３主面に対向する側の第１
半導体層の不純物濃度が第３主面側の第１半導体層の不
純物濃度よりも高くなっていることを特徴とする特許請
求の範囲第７項記載の伝導度変調型ＭＯＳＦＥＴ。 ９、前記第３主面に対向する側の第１半導体層は、前記
コレクタ電極から注入される正孔を制御するためのＢＵ
ＦＦＥＲ ＬＡＹＥＲであることを特徴とする特許請求
の範囲第８項記載の伝導度変調型ＭＯＳＦＥＴ。 １０、前記ＢＵＦＦＥＲ ＬＡＹＥＲは、前記第１半導
体領域よりも下側に設けられていることを特徴とする特
許請求の範囲第９項記載の伝導度変調型ＭＯＳＦＥＴ。 １１、前記ＢＵＦＦＥＲ ＬＡＹＥＲは、前記第１半導
体領域の下側で前記ＢＵＦＦＥＲ ＬＡＹＥＲと一体構
造となった突出領域をもつことを特徴とする特許請求の
範囲第１０項記載の伝導度変調型ＭＯＳＦＥＴ。 １２、前記第１半導体領域と前記ＢＵＦＦＥＲ ＬＡＹ
ＥＲとによって、パンチスルー型のツェナーダイオード
が形成されることを特徴とする特許請求の範囲第１１項
記載の伝導度変調型ＭＯＳＦＥＴ。[Claims] 1. The conductivity modulated MOSFET has the following features. (1) A semiconductor substrate of a first conductivity type;
(2) a first semiconductor of a second conductivity type formed on the first principal surface and having a conductivity type different from the first conductivity type; layer; said first layer;
The semiconductor layer has a third main surface opposite to the first main surface, (3) a plurality of gate electrodes provided on the third main surface with an insulating film interposed therebetween; each of the gate electrodes includes: (4) a first semiconductor region of a first conductivity type provided in the first semiconductor layer between each of the gate electrodes; a portion of the first semiconductor region is located under the gate electrode; (5) a plurality of second conductivity type second semiconductor regions provided in the first semiconductor region; (6) provided on the third main surface and the first semiconductor region; a first electrode connected to the region and the second semiconductor region; the first electrode is supplied with a first moving body potential; (7) the first electrode is provided on the second main surface of the semiconductor substrate, and a second operating potential different from the first operating potential is supplied to the second electrode, and the second electrode and the first semiconductor are further connected in the semiconductor substrate. a second for electrically connecting the regions;
A plurality of conductive type third semiconductor regions are provided. 2. The conductivity modulation type MOSFET according to claim 1, wherein the first conductivity type is P type, and the second conductivity type is N type. 3. A first operating potential is supplied to the first semiconductor region, and a second operating potential is supplied to the first semiconductor layer via the third semiconductor region. The conductivity modulated MOSFET according to item 2. 4. P by the first semiconductor region and the first semiconductor layer
4. The conductivity modulated MOSFET according to claim 3, wherein an N-junction diode is formed. 5. The conductivity modulation type MOSFET according to claim 4, wherein the PN junction diode is a commutating diode. 6. The conductivity modulated MOSFET according to claim 1, wherein the first electrode is an emitter electrode, and the second electrode is a collector electrode. 7. The conductivity modulated MOSFET according to claim 6, wherein the first operating potential is a ground potential, and the second operating potential is a power supply potential. 8. The first semiconductor layer has a first semiconductor layer on the side opposite to the third main surface.
8. The conductivity modulated MOSFET according to claim 7, wherein the impurity concentration of the semiconductor layer is higher than the impurity concentration of the first semiconductor layer on the third main surface side. 9. The first semiconductor layer on the side facing the third main surface has a BU for controlling holes injected from the collector electrode.
9. The conductivity modulated MOSFET according to claim 8, which is a FFER LAYER. 10. The conductivity modulation type MOSFET according to claim 9, wherein the BUFFER LAYER is provided below the first semiconductor region. 11. The conductivity modulation type MOSFET according to claim 10, wherein the BUFFER LAYER has a protruding region that is integrated with the BUFFER LAYER below the first semiconductor region. 12. The first semiconductor region and the BUFFER LAY
12. The conductivity modulation type MOSFET according to claim 11, wherein a punch-through type Zener diode is formed by the ER.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26392388A JPH02112285A (en) | 1988-10-21 | 1988-10-21 | Conductivity modulating type mosfet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26392388A JPH02112285A (en) | 1988-10-21 | 1988-10-21 | Conductivity modulating type mosfet |
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| Publication Number | Publication Date |
|---|---|
| JPH02112285A true JPH02112285A (en) | 1990-04-24 |
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ID=17396146
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26392388A Pending JPH02112285A (en) | 1988-10-21 | 1988-10-21 | Conductivity modulating type mosfet |
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| Country | Link |
|---|---|
| JP (1) | JPH02112285A (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719412A (en) * | 1993-04-02 | 1998-02-17 | Nippondenso Co., Ltd | Insulated gate bipolar transistor |
| US5723882A (en) * | 1994-03-10 | 1998-03-03 | Nippondenso Co., Ltd. | Insulated gate field effect transistor having guard ring regions |
| US5973338A (en) * | 1991-03-12 | 1999-10-26 | Nippondenso Co., Ltd | Insulated gate type bipolar-transistor |
| US6452219B1 (en) | 1996-09-11 | 2002-09-17 | Denso Corporation | Insulated gate bipolar transistor and method of fabricating the same |
| JP2010205758A (en) * | 2009-02-27 | 2010-09-16 | Nissan Motor Co Ltd | Semiconductor device |
| JP2012507842A (en) * | 2008-11-05 | 2012-03-29 | アーベーベー・テヒノロギー・アーゲー | Reverse conductive semiconductor device |
-
1988
- 1988-10-21 JP JP26392388A patent/JPH02112285A/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5973338A (en) * | 1991-03-12 | 1999-10-26 | Nippondenso Co., Ltd | Insulated gate type bipolar-transistor |
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