JPH02101510A - Integrated circuit - Google Patents

Integrated circuit

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JPH02101510A
JPH02101510A JP25524188A JP25524188A JPH02101510A JP H02101510 A JPH02101510 A JP H02101510A JP 25524188 A JP25524188 A JP 25524188A JP 25524188 A JP25524188 A JP 25524188A JP H02101510 A JPH02101510 A JP H02101510A
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JP
Japan
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transistor
type
voltage
drain
circuit
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Application number
JP25524188A
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Japanese (ja)
Inventor
Hideaki Yokouchi
横内 秀明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Abstract

PURPOSE:To obtain an economic circuit with less current consumption by forming an IC constant voltage circuit by means of six transistors including two transistors whose gates are reverse conduting type and whose impurity density differs. CONSTITUTION:The depression type PMOS transistor (TR) 1 where a reference voltage corresponding to a positive side power voltage VDD is added to the gate supplies a constant current to TR 2 and 3 forming an operand amplifier with enhancement type NMOS TR 4 and 5. The constant voltage IC circuit is formed by enhancement type NMOS TR 6 for constant voltage supply and the like in which the gate and a source are respectively connected to the drain of TR 2 and the negative side power voltage VSS and the drain to a load 7. TR 2 and 3 in which the voltage VDD and the drain output voltage of TR 6 are impressed on respective bases have different impurity density of substrates, and they are set to be gate material P type depression type ad the N type enhancement type. The threshold voltage of a work function difference and the sum of a channel dope can be obtained without using the resistances, and the economic constant voltage IC circuit can be obtained with less current consumption.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、時計用I C(Integrated C1
rcuit:集積回路)など低消費電力を要求されるI
Cの定電圧回路に関するものである。
[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a watch IC (Integrated C1
rcuit (integrated circuit), etc., which require low power consumption.
This relates to a constant voltage circuit of C.

(従来の技術〕 従来、定電圧回路は第3図のようにオペアンプの入力オ
フセット電圧を抵抗18.19により増幅する回路によ
って構成されていた。入力オフセット電圧は、オペアン
プの差動入力部の2つ(7)MOSトランジスタ20.
21のゲート材がP型ボッシリコンのものとN型ポリシ
リコンのものとによって構成し、ゲート材の仕事関数差
に起因するスレッショルド電圧差によってつくられてい
る。
(Prior Art) Conventionally, a constant voltage circuit has been configured with a circuit that amplifies the input offset voltage of an operational amplifier using resistors 18 and 19, as shown in Fig. 3. (7) MOS transistor 20.
The gate material 21 is composed of P-type polysilicon and N-type polysilicon, and is created by a threshold voltage difference caused by a work function difference between the gate materials.

あるいは、仕事関数差によるオペアンプのオフセット電
圧を増幅しない場合は、オフセット電圧そのものが定電
圧回路の出力となっていた。
Alternatively, if the offset voltage of the operational amplifier due to the work function difference is not amplified, the offset voltage itself becomes the output of the constant voltage circuit.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、従来の定電圧回路では、所望の電圧を得るため
には、仕事関数差分のオペアンプのオフセット電圧を抵
抗によって増幅する必要があるため、その抵抗部分の面
積が大きくなり、ICの製造コストが上がるか、あるい
は、製造コストを下げるために抵抗部分の面積を小さく
すると抵抗に流れる電流が増加するためICの消費電流
が増大するという欠点があった。
However, in conventional constant voltage circuits, in order to obtain the desired voltage, it is necessary to amplify the offset voltage of the operational amplifier due to the work function difference using a resistor, which increases the area of the resistor part and increases the manufacturing cost of the IC. Alternatively, if the area of the resistor portion is made smaller in order to reduce manufacturing costs, the current flowing through the resistor increases, resulting in an increase in the current consumption of the IC.

また、抵抗を用いて仕事関数差によるオペアンプのオフ
セット電圧を増幅しないタイプの定電圧回路では、定電
圧回路の出力電圧が、P型ポリシリコンとN型ポリシリ
コンの仕事関数差に限られれているため、仕事関数差以
外の電圧を出力できないという欠点があった。
In addition, in a type of constant voltage circuit that does not use a resistor to amplify the offset voltage of the operational amplifier due to the work function difference, the output voltage of the constant voltage circuit is limited to the work function difference between P-type polysilicon and N-type polysilicon. Therefore, there was a drawback that a voltage other than the work function difference could not be output.

〔課題を解決するための手段] 上記問題を解決するために、本発明の集積回路は、 a)ソースが第1の電源に接続され、ゲート、には第1
の電源を基準とした一定電圧が供給される一導電型の第
1のM OS (Metal 0xide Sem1c
onductor :金属−酸化膜一半導体)トランジ
スタと、 b)ソースが前記第1(7)MOSトランジスタのドレ
インに接続され、ゲートには第1の電源と同電位の電圧
が供給される一導電型の第2(7)MOSトランジスタ
と、 C)ソースが前記第1のトランジスタに接続される一導
電型の第3のトランジスタと。
[Means for Solving the Problems] In order to solve the above problems, the integrated circuit of the present invention has the following features: a) The source is connected to a first power supply, and the gate is connected to a first power source.
The first MOS (Metal Oxide Sem1c) of one conductivity type is supplied with a constant voltage based on the power supply of
onductor: metal-oxide film-semiconductor) transistor; b) one conductivity type whose source is connected to the drain of the first (7) MOS transistor and whose gate is supplied with a voltage of the same potential as the first power supply; a second (7) MOS transistor; and C) a third transistor of one conductivity type whose source is connected to the first transistor.

d)ソースが第2の電源に接続され、ドレインが前記第
2のトランジスタに接続され、ゲートには前記第3のト
ランジスタのドレインと同電位の電圧が供給されている
逆導電型の第4のトランジスタと、 e)ソースが第2の電源に接続され、ドレインが前記第
3のトランジスタに接続され、ゲートには前記第3のト
ランジスタのドレインと同電位の電圧が供給されている
逆導電型の第5のトランジスタと、 f)ソースが第2の電源に接続され、ゲートには前記第
2のトランジスタのドレインと同電位の電圧が供給され
、トレインには少なくとも1つ以上の負荷が接続されて
いる逆導電型の第6のトランジスタとから構成され、 g)前記第3のトランジスタのゲートには、前記第6の
トランジスタのドレインと同電位の電圧が供給され、 h)前記第2のトランジスタと前記第3のトランジスタ
のサブストレートの不純物濃度が異なっており、 i)前記第2のトランジスタのゲートは一導電型ポリシ
リコンにより作られており、 j)前記第3のトランジスタのゲートは逆導電型ポリシ
リコンにより作られている ことを特徴とする。
d) A fourth transistor of an opposite conductivity type, whose source is connected to a second power supply, whose drain is connected to the second transistor, and whose gate is supplied with a voltage of the same potential as the drain of the third transistor. a transistor; e) a reverse conductivity type whose source is connected to a second power supply, whose drain is connected to the third transistor, and whose gate is supplied with a voltage of the same potential as the drain of the third transistor; a fifth transistor; g) the gate of the third transistor is supplied with a voltage of the same potential as the drain of the sixth transistor; h) the second transistor and impurity concentrations of the substrates of the third transistor are different; i) the gate of the second transistor is made of polysilicon of one conductivity type; and j) the gate of the third transistor is of the opposite conductivity type. It is characterized by being made of polysilicon.

〔実 施 例〕〔Example〕

以下に本発明の実施例を図面にもとすいて説明する。第
1図の1は、デプレッション型PMOSトランジスタで
オペアンプの定電流源となっている。2は、ゲート材の
ポリシリコンが、P型となっているデプレッション型P
MOSトランジスタである。3は、ゲート材のポリシリ
コンが、N型となっているエンハンスメント型NMOS
トランジスタである。4.5.6は、エンハンスメント
型NMO5I−ランジスクであり、6のドレインが、本
定電圧回路の出力となっている。ここで、従来の定電圧
回路のように2と3のサブストレートの不純物濃度が等
しい場合は、正側電源を基準とした約−1,1Vの電圧
が出力される。これは、P型ポリシリコンとN型ポリシ
リコンの仕事関数差が出力されるのであり、物理常数で
あるため、ばらつきは小さいものの、1.1v以外の他
の電圧には、設定できない0本発明の定電圧回路では、
2または3のP型MOSトランジスタのサブストレート
の不純物濃度をICの製造工程の中に1つのイオン打ち
込み工程(以下チャンネルドープ)を追加することによ
り差をつけ、仕事関数差以外のスレッショルド電圧差を
設け、仕事関数差によるスレッショルド電圧の差とチャ
ンネルドープによるスレッショルド電圧の差の和を定電
圧回路の出力とすることができる0例えば、2のスレッ
ショルド電圧が一〇、5v、3のスレッショルド電圧が
仕事関数差1.IVとチャンネルドープ0.4vの和、
すなわち、1.5V分2のスレッショルド電圧より高<
1.OVであるとすると、定電圧回路の出力として正側
電源を基準とした−1.5Vが得られる。
Embodiments of the present invention will be described below with reference to the drawings. 1 in FIG. 1 is a depletion type PMOS transistor, which serves as a constant current source for an operational amplifier. 2 is a depletion type P in which the gate material polysilicon is P type.
It is a MOS transistor. 3 is an enhancement type NMOS in which the gate material polysilicon is N type.
It is a transistor. 4.5.6 is an enhancement type NMO5I-RANDISC, and the drain of 6 is the output of this constant voltage circuit. Here, when the impurity concentrations of the substrates 2 and 3 are equal as in a conventional constant voltage circuit, a voltage of about -1.1 V with respect to the positive side power supply is output. This outputs the work function difference between P-type polysilicon and N-type polysilicon, and since it is a physical constant, the variation is small, but it cannot be set to any other voltage other than 1.1V. In the constant voltage circuit of
By adding one ion implantation process (hereinafter referred to as channel doping) to the IC manufacturing process, the impurity concentration of the substrates of two or three P-type MOS transistors is differentiated, and the threshold voltage difference other than the work function difference is reduced. The output of the constant voltage circuit can be the sum of the threshold voltage difference due to the work function difference and the threshold voltage difference due to channel doping.For example, the threshold voltage of 2 is 10, 5V, and the threshold voltage of 3 is the work Function difference 1. The sum of IV and channel dope 0.4v,
That is, higher than the threshold voltage of 1.5 V by 2
1. If it is OV, -1.5V with respect to the positive power supply is obtained as the output of the constant voltage circuit.

第3図は、ICをより低消費電力で動作させるため、定
電圧回路の動作を制御するためのスイッチ8.16を接
続した例であり、17は、制御信号である。
FIG. 3 shows an example in which a switch 8.16 is connected to control the operation of a constant voltage circuit in order to operate the IC with lower power consumption, and 17 is a control signal.

[発明の効果1 本発明の効果は、抵抗を用いていないため定電圧回路の
面積を小さくでき、低コストで低消費電流の定電圧回路
を作り込むことができる。特に、負荷回路の正常に動作
する電圧として1.1V以上の電圧が要求され、さらに
、時計用ICなどのように、低消費電力化が要求される
ICでは、特に有効である。
[Effect of the Invention 1] The effect of the present invention is that since no resistor is used, the area of the constant voltage circuit can be reduced, and a constant voltage circuit with low current consumption can be manufactured at low cost. This is particularly effective for ICs that require a voltage of 1.1 V or more for normal operation of a load circuit, and that require low power consumption, such as a watch IC.

尚、以上の説明におけるP型MO5I−ランジスクをN
型MO3!−ランジスタに置き換え、N型MOSトラン
ジスタをP型MOSトランジスタに置き換え、正側電源
を負側電源に置き換え、負側電源を正側電源に置き換え
たとしても、同様の効果が得られる。
In addition, the P-type MO5I-Landisk in the above explanation is N.
Type MO3! - The same effect can be obtained even if the transistor is replaced with a transistor, the N-type MOS transistor is replaced with a P-type MOS transistor, the positive power supply is replaced with a negative power supply, and the negative power supply is replaced with a positive power supply.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、本発明の定電圧回路図。 第2図は、電源にスイッチを接続した本発明の定電圧回
路図。 第3図は、従来の定電圧回路図。 l・・・デプレッション型PMO3I−ランジスタによ
る定電流回路 2・・・ゲート材が、P型ポリシリコンのデプレッショ
ン型PMO3I−ランジス 3・・・ゲート材が、N型ポリシリコンで、チャンネル
ドープを打ち込んだエン ハンスメント型PMOSトランジス タ 4・・・エンハンスメント型NMOSトランジスタ 5・・・エンハンスメント型NMO3)ランジスタ ロ・・・エンハンスメント型NMOSトランジスタ 7・・・負荷回路 8・・・正側電源スィッチのためのPMOSトランジス
タ 9・・・デプレッション型PMO5I−ランジスタによ
る定電流回路 10・・・ゲート材が、P型ポリシリコンのデプレッシ
ョン型PMOSトランジス タ 11・・・ゲート材が、N型ポリシリコンで、14 ・ 18 ・ 19 ・ 20 ・ チャンネルドープを打ち込んだエン ハンスメント型PMOSトランジス タ ・エンハンスメント型NMOSトラン ジスタ ・エンハンスメント型NMOSトラン ジスタ ・エンハンスメント型NMOS)ラン ジスタ ・負荷回路 ・負側電源スィッチのためのNMOS トランジスタ ・定電圧回路の動作を制御する制御信 号 ・定電圧出力を増幅するための抵抗 ・定電圧出力を増幅するための抵抗 ・ゲート材が、P型ポリシリコンのデ プレッション型PMOSトランジス ク ・ゲート材が、N型ポリシリコンのエ ンハンスメント型PMO3)ランジ スタ 出願人 セイコーエプソン株式会社 代理人 弁理士 上 柳 雅 誉(他1名)vef) 狛ル l;デブレッシゴン型PMO3トランジスタによる定電
流回路 2;ゲート材が、P型ポリシリコンのデプレッション型
PMOSトランジスタ 3;ゲート材が、N型ポリシリコンで、チャンネルドー
プを打ち込んだエンハンスメント型PMOSトランジス
タ 4.5,6;エンハンスメント型NMOS)ランジスタ
フ;負荷回路 第2図 第1図
FIG. 1 is a constant voltage circuit diagram of the present invention. FIG. 2 is a constant voltage circuit diagram of the present invention in which a switch is connected to a power source. FIG. 3 is a conventional constant voltage circuit diagram. l...Depression type PMO3I-constant current circuit using transistor 2...Gate material is P-type polysilicon Depression type PMO3I-Rangis 3...Gate material is N-type polysilicon and channel dope is implanted Enhancement type PMOS transistor 4... Enhancement type NMOS transistor 5... Enhancement type NMO 3) Transistor... Enhancement type NMOS transistor 7... Load circuit 8... PMOS transistor 9 for positive side power switch...・Constant current circuit 10 using depression type PMO5I-transistor...Depression type PMOS transistor 11 whose gate material is P-type polysilicon...Gate material is N-type polysilicon, 14, 18, 19, 20, channels Doped enhancement-type PMOS transistor, enhancement-type NMOS transistor, enhancement-type NMOS transistor, enhancement-type NMOS) transistor, load circuit, NMOS transistor for negative side power switch, control signal to control the operation of the constant voltage circuit, Resistor for amplifying voltage output / Resistor for amplifying constant voltage output / Depletion type PMOS transistor whose gate material is P-type polysilicon ・Enhancement type PMOS transistor whose gate material is N-type polysilicon Applicant: Seiko Epson Corporation Representative Patent Attorney Masayoshi Kamiyanagi (and 1 other person) vef) Constant current circuit 2 using a depressigon type PMO3 transistor; Depletion type PMOS transistor 3 whose gate material is P-type polysilicon; , N-type polysilicon, channel doped enhancement type PMOS transistor 4.5, 6; enhancement type NMOS) Langistaffe; load circuit Figure 2 Figure 1

Claims (2)

【特許請求の範囲】[Claims] (1)a)ソースが第1の電源に接続され、ゲートには
第1の電源を基準とした一定電圧が供給される一導電型
の第1のMOS(MetalOxideSemicon
ductor:金属−酸化膜−半導体)トランジスタと
、 b)ソースが前記第1(7)MOSトランジスタののド
レインに接続され、ゲートには第1の電源と同電位の電
圧が供給される一導電型の第2のMOSトランジスタと
、 c)ソースが前記第1のトランジスタに接続される一導
電型の第3のトランジスタと、 d)ソースが第2の電源に接続され、ドレインが前記第
2のトランジスタに接続され、ゲートには前記第3のト
ランジスタのドレインと同電位の電圧が供給されている
逆導電型の第4のトランジスタと、 e)ソースが第2の電源に接続され、ドレインが前記第
3のトランジスタに接続され、ゲートには前記第3のト
ランジスタのドレインと同電位の電圧が供給されている
逆導電型の第5のトランジスタと、 f)ソースが第2の電源に接続され、ゲートには前記第
2のトランジスタのドレインと同電位の電圧が供給され
、ドレインには少なくとも1つ以上の負荷が接続されて
いる逆導電型の第6のトランジスタとから、構成され、 g)前記第3のトランジスタのゲートには、前記第6の
トランジスタのドレインと同電位の電圧が供給され、 h)前記第2のトランジスタと前記第3のトランジスタ
のサブストレートの不純物濃度が異なっており、 i)前記第2のトランジスタのゲートは一導電型ポリシ
リコンにより作られており、 j)前記第3のトランジスタのゲートは逆導電型ポリシ
リコンにより作られている ことを特徴とする集積回路。
(1) a) A first MOS (Metal Oxide Semiconductor) of one conductivity type, whose source is connected to a first power supply and whose gate is supplied with a constant voltage based on the first power supply.
b) one conductivity type whose source is connected to the drain of the first (7) MOS transistor and whose gate is supplied with a voltage of the same potential as the first power supply; c) a third transistor of one conductivity type, the source of which is connected to the first transistor, and d) the source of which is connected to a second power supply, and the drain of which is connected to the second transistor. e) a fourth transistor of an opposite conductivity type, whose gate is connected to the drain of the third transistor and whose gate is supplied with a voltage of the same potential as the drain of the third transistor; e) whose source is connected to a second power supply and whose drain is connected to the third transistor; f) a fifth transistor of an opposite conductivity type, which is connected to the transistor No. 3 and whose gate is supplied with a voltage of the same potential as the drain of the third transistor; g) a sixth transistor of an opposite conductivity type, to which a voltage of the same potential as the drain of the second transistor is supplied, and at least one load is connected to the drain; h) the substrates of the second transistor and the third transistor have different impurity concentrations, i) An integrated circuit characterized in that: the gate of the second transistor is made of polysilicon of one conductivity type, and j) the gate of the third transistor is made of polysilicon of the opposite conductivity type.
(2)請求項1記載の集積回路において、第1の電源ま
たは第2の電源のオン・オフ制御手段を有することを特
徴とする集積回路。
(2) The integrated circuit according to claim 1, further comprising means for controlling on/off of the first power source or the second power source.
JP25524188A 1988-10-11 1988-10-11 Integrated circuit Pending JPH02101510A (en)

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Cited By (5)

* Cited by examiner, † Cited by third party
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