JPH0198317A - 集積回路 - Google Patents
集積回路Info
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- JPH0198317A JPH0198317A JP62255830A JP25583087A JPH0198317A JP H0198317 A JPH0198317 A JP H0198317A JP 62255830 A JP62255830 A JP 62255830A JP 25583087 A JP25583087 A JP 25583087A JP H0198317 A JPH0198317 A JP H0198317A
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- JP
- Japan
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- circuit
- noise
- input
- terminal
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- 230000007257 malfunction Effects 0.000 abstract description 10
- 239000003990 capacitor Substances 0.000 abstract description 6
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Filters And Equalizers (AREA)
- Amplifiers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路に関し、特に、耐電源ノイズ性を強
化した集積回路に関する。
化した集積回路に関する。
従来の集積回路においては、集積回路外部から入力され
る入力信号を内部へ伝達する入力回路に電源電圧を供給
する電圧供給線は、集積回路チップの電源端子と直結し
ていた。即ち、第５図の従来例に示すように、Ｐチャン
ネルＭ０８ＮＥＴ ＰｌとＮチャンネルＭＯ８ＦＥＴ
Ｎｌからなる入力インバータ回路４００２本の電源線
は、電源端子Ｖおよび接地端子Ｇに、短い金属配線によ
シ接続されておシ、一方、入力回路４０の出力はＰチャ
ンネルＭＯ８ＦＥＴ Ｐ２とＮチャンネルＭＯ８ＦＥ
ＴＮ２からなる内部回路の入力となっておシ、内部回路
の電源線ｖ２および接地線Ｇ２はそれぞれ集積回路内部
を通り、集積回路チップ内の多数のＭＯＳＦＥＴに接続
する極めて長い金属層配線の端部であシ１反対の端部に
おいて電源端子Ｖあるいは接地端子Ｇと接続されていた
。
る入力信号を内部へ伝達する入力回路に電源電圧を供給
する電圧供給線は、集積回路チップの電源端子と直結し
ていた。即ち、第５図の従来例に示すように、Ｐチャン
ネルＭ０８ＮＥＴ ＰｌとＮチャンネルＭＯ８ＦＥＴ
Ｎｌからなる入力インバータ回路４００２本の電源線
は、電源端子Ｖおよび接地端子Ｇに、短い金属配線によ
シ接続されておシ、一方、入力回路４０の出力はＰチャ
ンネルＭＯ８ＦＥＴ Ｐ２とＮチャンネルＭＯ８ＦＥ
ＴＮ２からなる内部回路の入力となっておシ、内部回路
の電源線ｖ２および接地線Ｇ２はそれぞれ集積回路内部
を通り、集積回路チップ内の多数のＭＯＳＦＥＴに接続
する極めて長い金属層配線の端部であシ１反対の端部に
おいて電源端子Ｖあるいは接地端子Ｇと接続されていた
。
上述した従来の集積回路においては、電源端子ＶＫ負方
向のノイズが生じた場合又は接地端子Ｇに正方向のノイ
ズが生じた場合に、集積回路が誤動作しやすいという欠
点がある。この誤動作について、第５図および第６図（
ａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）を用いて説
明する。例えば第５図において電源端子Ｖに５Ｖ、接地
端子をＯｖ、入力端チエには第６図（ａｌに示すように
３■印加されている状態においては、０１はｏＶ 、０
２は５■となるが、この状態で接地端子Ｇに第６図（ｂ
）に示すような数ｎｓ程度のノイズが入力された場合に
は接地端子ＧとＮチャンネルＭＯ８ＦＥＴ Ｎｌのソ
ースとの間の金属配線は短いのでノイズはそのまま伝わ
、９、ＭＯ８ＦＥＴＮ１のソースとゲートの電位差が小
さくなシ、入力端子ｌの電位からノイズの電位を引いた
値がＭ０８ＦＨＴ Ｎｌの閾値電圧よシ小さくなると
Ｎ１は非導通となる。一方ＰチャンネルＭＯ８ＦＥＴＰ
１は入力端チエにＴＴＬレベル（第６図では３Ｖ）が印
加されている状態では、ソース電位である電源端子の電
極からみて一２ｖの電位がゲートに印加されている状態
であるため導通しており、従って、０１は第６図（Ｃ１
に示すように上昇する。
向のノイズが生じた場合又は接地端子Ｇに正方向のノイ
ズが生じた場合に、集積回路が誤動作しやすいという欠
点がある。この誤動作について、第５図および第６図（
ａ） 、 （ｂ） 、 （Ｃ） 、 （ｄ）を用いて説
明する。例えば第５図において電源端子Ｖに５Ｖ、接地
端子をＯｖ、入力端チエには第６図（ａｌに示すように
３■印加されている状態においては、０１はｏＶ 、０
２は５■となるが、この状態で接地端子Ｇに第６図（ｂ
）に示すような数ｎｓ程度のノイズが入力された場合に
は接地端子ＧとＮチャンネルＭＯ８ＦＥＴ Ｎｌのソ
ースとの間の金属配線は短いのでノイズはそのまま伝わ
、９、ＭＯ８ＦＥＴＮ１のソースとゲートの電位差が小
さくなシ、入力端子ｌの電位からノイズの電位を引いた
値がＭ０８ＦＨＴ Ｎｌの閾値電圧よシ小さくなると
Ｎ１は非導通となる。一方ＰチャンネルＭＯ８ＦＥＴＰ
１は入力端チエにＴＴＬレベル（第６図では３Ｖ）が印
加されている状態では、ソース電位である電源端子の電
極からみて一２ｖの電位がゲートに印加されている状態
であるため導通しており、従って、０１は第６図（Ｃ１
に示すように上昇する。
その結果ＭＯ８ＦＥＴ Ｎ２が導通し、０２は第゛６
図（ｄ）に示すように本来ノーイレベルであるべきもの
がローレベルに低下し、誤った信号を集積回路内部に伝
達するため、集積回路が誤動作することとなる。
図（ｄ）に示すように本来ノーイレベルであるべきもの
がローレベルに低下し、誤った信号を集積回路内部に伝
達するため、集積回路が誤動作することとなる。
本発明は、入力回路に電源電圧を供給する電源線および
接地線をＯＲ時定数回路を介して電源端子および接地端
子とそれぞれ接続することによシ、電源端子あるいは接
地端子に入力されたノイズを一平滑化し、入力回路のノ
イズによる誤動作を防止した集積回路を得ることができ
るものである。
接地線をＯＲ時定数回路を介して電源端子および接地端
子とそれぞれ接続することによシ、電源端子あるいは接
地端子に入力されたノイズを一平滑化し、入力回路のノ
イズによる誤動作を防止した集積回路を得ることができ
るものである。
本発明の集積回路は、電源端子も【７くは接地端子のい
ずれか一方または双方からＯＲ時定数回路を介して入力
回路に１！源電圧又は接地電圧を供給したことを特徴と
する。
ずれか一方または双方からＯＲ時定数回路を介して入力
回路に１！源電圧又は接地電圧を供給したことを特徴と
する。
次に１本発明について図面を参照して説明する。
第１図は本発明の集積回路の入力回路部分の一実施例を
示す回路図である。電源端子■と入力回路用電源線■１
の間に抵抗ＲＶと容ＺＣＶにより構成されたＯＲ時定数
回路が設置され、また接地端子Ｇと入力回路用接地線Ｇ
ｌの間に抵抗ＲＧと容量ＣＧからなるＯＲ時定数回路１
２が設置されておシ、ｖｌと０１はそれぞれ入力回路１
０の電源供給線および接地電位供給線となっている。Ｃ
Ｂ時定数回路１１は電源電圧に対して負方向のノイズに
よる誤動作を時定数回路１２は接地電圧に対して正方向
のノイズによる誤動作を防止するものであるが、必要に
応じて、一方の時定数回路のみを設置しても良い。
示す回路図である。電源端子■と入力回路用電源線■１
の間に抵抗ＲＶと容ＺＣＶにより構成されたＯＲ時定数
回路が設置され、また接地端子Ｇと入力回路用接地線Ｇ
ｌの間に抵抗ＲＧと容量ＣＧからなるＯＲ時定数回路１
２が設置されておシ、ｖｌと０１はそれぞれ入力回路１
０の電源供給線および接地電位供給線となっている。Ｃ
Ｂ時定数回路１１は電源電圧に対して負方向のノイズに
よる誤動作を時定数回路１２は接地電圧に対して正方向
のノイズによる誤動作を防止するものであるが、必要に
応じて、一方の時定数回路のみを設置しても良い。
第２図は第１図に示す本発明の実施例をより具体的な第
１の実施例を示した回路図である。時定数回路２１は第
１図と同様に抵抗Ｒ，Ｖと容ｉｃＶで構成され、時定数
回路２２も同様に抵抗几Ｇと容量ＣＧで構成されている
。入力回路２０はＰチャンネルＭ０８ＦＥＴ ＰＩと
ＮチャンネルＭＯ８ＦＥＴ Ｎｌで構成されたインバ
ータでその出力０１は、内部回路であるＰチャンネルＭ
Ｏ８ＦＥＴ Ｐ２とＮチャンネルＭＯ８ＦＥＴ Ｎ２
で構成されたインバータの入力となっている。また、入
力回路２０の電源電圧供給線Ｖｌは、几■とＣｖの接続
点から取シ出され、接地電圧供給線Ｇ１は几ＧとＣＧの
接続点から取り出されており、Ｃｖの他端は、電源端子
から遠く引きまわされ内部素子の巨大な浮遊容量を含む
ため電源端子のノイズの影響をほとんど受けない内部電
源線に接続され、同様にＣＧの他端はやはり同様の理由
で接地端子の影響を受けない内部接地線に接続されてい
る。この第２図の実施例の回路において、例えば、第５
図の従来例の回路と同様に、第６図（ｂｌの如きノイズ
が接地端子Ｇに入力された場合に、ノイズはＯＲ時定数
回路２２によシ平滑化されるため、Ｇ１に発生するノイ
ズの波高は接地端子Ｇに入力されたノイズの波高に対し
てずつと小さくなる。ＧＩＩＣ発生するノイズの波高は
ＣＧ及びＦＬＧにより変化するため、許容限界のノイズ
の波高および入力時間に応じてＫＧおよびＣＧを設定す
ることＫよシ、ノイズによるＧ１の電位上昇をＮ１が非
導通罠ならない範囲に押さえることができ、その結果０
１はハイレベルを保持し、０２はローレベルで不変とな
り、誤動作を防止することができる。
１の実施例を示した回路図である。時定数回路２１は第
１図と同様に抵抗Ｒ，Ｖと容ｉｃＶで構成され、時定数
回路２２も同様に抵抗几Ｇと容量ＣＧで構成されている
。入力回路２０はＰチャンネルＭ０８ＦＥＴ ＰＩと
ＮチャンネルＭＯ８ＦＥＴ Ｎｌで構成されたインバ
ータでその出力０１は、内部回路であるＰチャンネルＭ
Ｏ８ＦＥＴ Ｐ２とＮチャンネルＭＯ８ＦＥＴ Ｎ２
で構成されたインバータの入力となっている。また、入
力回路２０の電源電圧供給線Ｖｌは、几■とＣｖの接続
点から取シ出され、接地電圧供給線Ｇ１は几ＧとＣＧの
接続点から取り出されており、Ｃｖの他端は、電源端子
から遠く引きまわされ内部素子の巨大な浮遊容量を含む
ため電源端子のノイズの影響をほとんど受けない内部電
源線に接続され、同様にＣＧの他端はやはり同様の理由
で接地端子の影響を受けない内部接地線に接続されてい
る。この第２図の実施例の回路において、例えば、第５
図の従来例の回路と同様に、第６図（ｂｌの如きノイズ
が接地端子Ｇに入力された場合に、ノイズはＯＲ時定数
回路２２によシ平滑化されるため、Ｇ１に発生するノイ
ズの波高は接地端子Ｇに入力されたノイズの波高に対し
てずつと小さくなる。ＧＩＩＣ発生するノイズの波高は
ＣＧ及びＦＬＧにより変化するため、許容限界のノイズ
の波高および入力時間に応じてＫＧおよびＣＧを設定す
ることＫよシ、ノイズによるＧ１の電位上昇をＮ１が非
導通罠ならない範囲に押さえることができ、その結果０
１はハイレベルを保持し、０２はローレベルで不変とな
り、誤動作を防止することができる。
第３図は不発明の第２の実施例を示す回路図である。第
３図の実施例では、第２図の実施例におけるＣＩＬ時定
数回路のＲ部分である抵抗ＲＶをドレインとゲートが接
続されたＰチャンネルデイプリージョン型ＭＯ８ＮＥＴ
ＰＤに、抵抗比Ｇをドレインとゲートが接続された
Ｎチャンネル型ＭＯ８ＦＥＴ ＮＤに置き換えている
以外は同一である。
３図の実施例では、第２図の実施例におけるＣＩＬ時定
数回路のＲ部分である抵抗ＲＶをドレインとゲートが接
続されたＰチャンネルデイプリージョン型ＭＯ８ＮＥＴ
ＰＤに、抵抗比Ｇをドレインとゲートが接続された
Ｎチャンネル型ＭＯ８ＦＥＴ ＮＤに置き換えている
以外は同一である。
第２図の実施例の場合、ノイズによって上昇したＧ１の
電位が再び放電するに要する時間に比較的長時間を要し
、これが入力回路のスイッチング特性および入力端子対
出力電圧特性に悪影響を及ぼすおそれがあるが、第３図
の実施例の構成では、電源端子Ｖからｖｌをみた場合の
抵抗あるいは接地端子ＧからＧｌをみた場合の抵抗は大
きく、逆に■１からＶあるいはＧ１からＧをみた場合の
抵抗はずっと小さくできるため、Ｇ１あるいはｖｌのノ
イズによる電位上昇をすみやかに放電することが可能と
な）、上述の悪影響を除去ないしは軽減することができ
るという利点がある。
電位が再び放電するに要する時間に比較的長時間を要し
、これが入力回路のスイッチング特性および入力端子対
出力電圧特性に悪影響を及ぼすおそれがあるが、第３図
の実施例の構成では、電源端子Ｖからｖｌをみた場合の
抵抗あるいは接地端子ＧからＧｌをみた場合の抵抗は大
きく、逆に■１からＶあるいはＧ１からＧをみた場合の
抵抗はずっと小さくできるため、Ｇ１あるいはｖｌのノ
イズによる電位上昇をすみやかに放電することが可能と
な）、上述の悪影響を除去ないしは軽減することができ
るという利点がある。
第４図は本発明の第３の実施例を示す回路図である。電
源端子■と入力回路の電源電圧供給線Ｖｌの間には第２
図の実施例におけるＣＲ−時定数の８部分である抵抗比
Ｖを抵抗Ｒ１およびドインとゲートが接続されたＰチャ
ンネルＭ０８ＦＥＴ ＰＤの並列接続回路１１が挿入さ
れている。また、接地端子Ｇと入力回路の接地電圧供給
線Ｇ１の間には、同様に抵抗Ｂ２およびドレインとゲー
トが接続されたＮチャンネルＭＯ８ＦＥＴ ＮＤの並
列接続回路１２が挿入されている。ＰチャンネルＭＯ８
ＦＥＴ ＰｉとＮチャンネルＭ０８ＦＥＴ Ｎｌで
構成された入力回路１０はｖｌと０１に接続され、入力
端子Ｉから入力した信号を反転して、ＰチャｙネルＭＯ
８ＰＥＴ Ｐ２おｊびＮチーｙｙＪルＭＯ８ＦＥＴ
Ｎ２によ）構成された内部回路へ伝えることは第５図
の場合と同様である。この第４図の実施例の回路におい
て、例えば第５図の従来例の回路と同様に１第６図（ｂ
）の如きノイズが接地端子Ｇに入力された場合に１ノイ
ズは抵抗Ｒ２と入力回路の接地電圧供給用配線Ｇ１の浮
遊容量ＣＧによる時定数回路の働きでノイズは減衰し、
Ｇ１の電位変動を小さくすることができるために、入力
回路１０の出力０１の上昇の程度はＰ２およびＮ２で構
成された内部回路の回路閾値以下に押さえられ、出力０
２の変動を生じなくすることができる。
源端子■と入力回路の電源電圧供給線Ｖｌの間には第２
図の実施例におけるＣＲ−時定数の８部分である抵抗比
Ｖを抵抗Ｒ１およびドインとゲートが接続されたＰチャ
ンネルＭ０８ＦＥＴ ＰＤの並列接続回路１１が挿入さ
れている。また、接地端子Ｇと入力回路の接地電圧供給
線Ｇ１の間には、同様に抵抗Ｂ２およびドレインとゲー
トが接続されたＮチャンネルＭＯ８ＦＥＴ ＮＤの並
列接続回路１２が挿入されている。ＰチャンネルＭＯ８
ＦＥＴ ＰｉとＮチャンネルＭ０８ＦＥＴ Ｎｌで
構成された入力回路１０はｖｌと０１に接続され、入力
端子Ｉから入力した信号を反転して、ＰチャｙネルＭＯ
８ＰＥＴ Ｐ２おｊびＮチーｙｙＪルＭＯ８ＦＥＴ
Ｎ２によ）構成された内部回路へ伝えることは第５図
の場合と同様である。この第４図の実施例の回路におい
て、例えば第５図の従来例の回路と同様に１第６図（ｂ
）の如きノイズが接地端子Ｇに入力された場合に１ノイ
ズは抵抗Ｒ２と入力回路の接地電圧供給用配線Ｇ１の浮
遊容量ＣＧによる時定数回路の働きでノイズは減衰し、
Ｇ１の電位変動を小さくすることができるために、入力
回路１０の出力０１の上昇の程度はＰ２およびＮ２で構
成された内部回路の回路閾値以下に押さえられ、出力０
２の変動を生じなくすることができる。
また、接地端子Ｇへのノイズの有無Ｋかかわらず入力端
子Ｉから入力される信号がＴＴＬレベルであるため、入
力信号がハイレベルの時は、ＰチャンネルＭＯ８ＦＥＴ
は導通状態であることもあプ、またＮチャンネルＭＯ８
ＦＥＴも導通状態であるので、Ｇ１には電流が流れ込み
、Ｇ１の電位を上昇させ、これが入力回路の特性を劣化
させる要因となるが、本発明においては、Ｇ１の電位が
上昇した場合には、ＮＤを通じて接地端子Ｇへ電流を流
すことによシ、Ｇｌの電位上昇を押さえることができる
。また、入力回路１０のスイッチング時の０１の電位上
昇および接地端子からのノイズによるＧ１の電位上昇に
ついてもＧの電位が正常な接地電位となるのに追従して
速かにＮＤを通じて放電し、正常な電位に回復すること
ができる。電源端子■に生じた負方向のノイズに対して
も、Ｒ１とＣｖによシ減衰することは上述したと同様で
あシ、また■１の電位の低下がＰＤの働きによシ、■の
電源電位への回復に速やかに追従して回復することも上
述の場合と同様である。なお、時定数回路を設置したこ
とによって生じる入力回路の特性劣化、例えば入力対出
力特性およびスイッチング特性の劣化を防止するために
、第２図のＲＶおよび第３図、第４図のＦＤの抵抗値は
Ｐｌの導通時抵抗の１７１０以下に、第２図の几Ｇおよ
び第３図、第４図のＮＤの抵抗値はＮ１の導通時抵抗の
ｌ／１０以下にそれぞれ設定することが望ましい。
子Ｉから入力される信号がＴＴＬレベルであるため、入
力信号がハイレベルの時は、ＰチャンネルＭＯ８ＦＥＴ
は導通状態であることもあプ、またＮチャンネルＭＯ８
ＦＥＴも導通状態であるので、Ｇ１には電流が流れ込み
、Ｇ１の電位を上昇させ、これが入力回路の特性を劣化
させる要因となるが、本発明においては、Ｇ１の電位が
上昇した場合には、ＮＤを通じて接地端子Ｇへ電流を流
すことによシ、Ｇｌの電位上昇を押さえることができる
。また、入力回路１０のスイッチング時の０１の電位上
昇および接地端子からのノイズによるＧ１の電位上昇に
ついてもＧの電位が正常な接地電位となるのに追従して
速かにＮＤを通じて放電し、正常な電位に回復すること
ができる。電源端子■に生じた負方向のノイズに対して
も、Ｒ１とＣｖによシ減衰することは上述したと同様で
あシ、また■１の電位の低下がＰＤの働きによシ、■の
電源電位への回復に速やかに追従して回復することも上
述の場合と同様である。なお、時定数回路を設置したこ
とによって生じる入力回路の特性劣化、例えば入力対出
力特性およびスイッチング特性の劣化を防止するために
、第２図のＲＶおよび第３図、第４図のＦＤの抵抗値は
Ｐｌの導通時抵抗の１７１０以下に、第２図の几Ｇおよ
び第３図、第４図のＮＤの抵抗値はＮ１の導通時抵抗の
ｌ／１０以下にそれぞれ設定することが望ましい。
以上説明したように１本発明は、電源端子もしくは接地
端子のいずれか一方、または、双方と入力回路への電源
供給線との間にＣＲ時定数回路を設置することＫよシ、
電源端子あるいは接地端子に生♂翌≧たイズーによる誤
動作に対して信頼性が強化された集積回路を得ることが
できる効果がある。
端子のいずれか一方、または、双方と入力回路への電源
供給線との間にＣＲ時定数回路を設置することＫよシ、
電源端子あるいは接地端子に生♂翌≧たイズーによる誤
動作に対して信頼性が強化された集積回路を得ることが
できる効果がある。
第１図は本発明の集積回路の入力回路部の構成不発明の
第２の実施例を示す回路図、第４図は本発明の第３の実
施例を示す回路図、第５図は従来例を示す回路図、第６
図はノイズの状態を説明する概念図である。 図において、■・・・・・・電源端子、ｌ・・・・・・
入力端子、Ｇ・・・・・・接地端子、１１．１２・・・
・・・Ｃ１（時定数回路、Ｒ，Ｖ、ＲＧ・・・・・・抵
抗、ｃｖ 、ｃｏ・・・・・・容量、Ｖｌ・・・・・・
入力回路用電源線、Ｇ１・・・・・・入力回路用接地線
、１０・・・・・・入力回路、０１・・・・・・入力回
路の出力、２１．２２．３１．３２・・・・・・Ｃ九時
定数回路、ＰＤ・・・・・・Ｐチャンネルデイプリージ
ョン型ＭＯ８ＦＥＴ。 ＮＤ・・・・・・Ｎチャンネルデイプリージョン型ＭＯ
８ＦＥＴ、２０．３０・・・・・・入力回路、Ｐｌ、Ｐ
２・・・・・・Ｐチャンネルエンノ為ンスメント型ＭＯ
８ＦＥＴ。 Ｎｌ 、Ｎ２・・・・・・Ｎチャンネルエンノ−ンスメ
ント型ＭＵＳｌｌ’ＥＴ、Ｖ２・・・・・・内部電源線
、Ｇ２・・・・・・内部接地線。 代理人 弁理士 内 原 晋 第１ 図 ／４ 第３図 第５図
第２の実施例を示す回路図、第４図は本発明の第３の実
施例を示す回路図、第５図は従来例を示す回路図、第６
図はノイズの状態を説明する概念図である。 図において、■・・・・・・電源端子、ｌ・・・・・・
入力端子、Ｇ・・・・・・接地端子、１１．１２・・・
・・・Ｃ１（時定数回路、Ｒ，Ｖ、ＲＧ・・・・・・抵
抗、ｃｖ 、ｃｏ・・・・・・容量、Ｖｌ・・・・・・
入力回路用電源線、Ｇ１・・・・・・入力回路用接地線
、１０・・・・・・入力回路、０１・・・・・・入力回
路の出力、２１．２２．３１．３２・・・・・・Ｃ九時
定数回路、ＰＤ・・・・・・Ｐチャンネルデイプリージ
ョン型ＭＯ８ＦＥＴ。 ＮＤ・・・・・・Ｎチャンネルデイプリージョン型ＭＯ
８ＦＥＴ、２０．３０・・・・・・入力回路、Ｐｌ、Ｐ
２・・・・・・Ｐチャンネルエンノ為ンスメント型ＭＯ
８ＦＥＴ。 Ｎｌ 、Ｎ２・・・・・・Ｎチャンネルエンノ−ンスメ
ント型ＭＵＳｌｌ’ＥＴ、Ｖ２・・・・・・内部電源線
、Ｇ２・・・・・・内部接地線。 代理人 弁理士 内 原 晋 第１ 図 ／４ 第３図 第５図
Claims (1)
- 【特許請求の範囲】 １、電源端子もしくは接地端子のいずれか一方、または
、双方からＣＲ、時定数回路を介して入力回路に電源を
供給することを特徴とする集積回路。 ２、前記時定数回路のＲ部分がドレインとゲートが接続
されたＭＯＳＦＥＴである特許請求の範囲第１項記載の
集積回路。 ３、前記時定数回路のＲ部分がドレインとゲートが接続
されたＭＯＳＦＥＴと抵抗との並列接続回路である特許
請求の範囲第１項記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255830A JPH0720058B2 (ja) | 1987-10-09 | 1987-10-09 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255830A JPH0720058B2 (ja) | 1987-10-09 | 1987-10-09 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198317A true JPH0198317A (ja) | 1989-04-17 |
| JPH0720058B2 JPH0720058B2 (ja) | 1995-03-06 |
Family
ID=17284197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62255830A Expired - Lifetime JPH0720058B2 (ja) | 1987-10-09 | 1987-10-09 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720058B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475757A2 (en) * | 1990-09-14 | 1992-03-18 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Integrated circuit having reduced sensitivity to voltage transients |
| JPH0548426A (ja) * | 1991-08-16 | 1993-02-26 | Nec Kyushu Ltd | 信号増幅回路 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0720058B2 (ja) | 1995-03-06 |
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