JPH0196963A - Manufacture of semiconductor nonvolatile memory - Google Patents
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- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体不揮発性記憶装置の製造方法、特に浮遊
電極と制御ゲート電極との二層構造を有する電気的に書
替え可能な半導体不揮発性記憶装置の製造方法に関する
。[Detailed Description of the Invention] [Object of the Invention] (Industrial Application Field) The present invention relates to a method for manufacturing a semiconductor non-volatile memory device, particularly an electrically rewritable semiconductor non-volatile memory device having a two-layer structure of a floating electrode and a control gate electrode. The present invention relates to a method of manufacturing a semiconductor nonvolatile memory device.
（従来の技術）
電気的に書替え可能な半導体不揮発性記憶装置は、電源
が遮断されても記憶された情報が失われず、また、特別
な書込み・消去装置が必要ないといった特徴があり、今
後大幅なπ要増大が見込まれる装置である。(Prior art) Electrically rewritable semiconductor non-volatile memory devices have the characteristics that stored information is not lost even if the power is cut off, and there is no need for special writing/erasing devices. This is a device that is expected to increase significantly.
第３図に、従来−船釣に用いられている半導体不揮発性
記憶装置の１セルの構造図を示す。同図（ａ）は主要な
構成要素のみを示した断面図（上部の空隙には実際は絶
縁層が充填されている）、同図（ｂ）は主要な構成要素
の上面透視図である。同図（ｂ）の切断線Ｘ−Ｘによる
断面が同図（ａ）に相当する。半導体基板３００上には
、選択トランジスタ３１０と記憶トランジスタ３２０と
が形成されている。選択トランジスタ３１０は、ゲート
絶縁膜３１１と、この上に設けられたゲート電極３１２
と、半導体基板３００内に形成された不純物領域３１３
および不純物領域３１４から構成される。不純物領域３
１３および不純物領域３１４には、半導体基板３００と
は逆導電型の不純物が高濃度で注入されている。FIG. 3 shows a structural diagram of one cell of a semiconductor nonvolatile memory device conventionally used for boat fishing. FIG. 5A is a cross-sectional view showing only the main components (the upper gap is actually filled with an insulating layer), and FIG. 1B is a top perspective view of the main components. The cross section taken along the cutting line XX in FIG. 3(b) corresponds to FIG. 3(a). A selection transistor 310 and a storage transistor 320 are formed on the semiconductor substrate 300. The selection transistor 310 includes a gate insulating film 311 and a gate electrode 312 provided thereon.
and an impurity region 313 formed in the semiconductor substrate 300.
and an impurity region 314. Impurity region 3
13 and the impurity region 314, impurities having a conductivity type opposite to that of the semiconductor substrate 300 are implanted at a high concentration.
一方、記憶トランジスタ３２０は、ゲート絶縁膜３２１
と、この上に設けられた浮遊電極３２２とを有する。こ
のゲート絶縁膜３２１の内の一部分は薄い絶縁膜３２３
となっている。浮遊電極３２２の上には更に、層間絶縁
膜３２４を挟んで制御ゲート電極３２５が形成されてい
る。また、半導体基板３００内部には、不純物領域３２
６および不純物領域３２７が形成されている。不純物領
域３２６は選択トランジスタ３１０の不純物領域３１４
と接している。不純物領域３２６および不純物領域３２
７には、半導体基板３００とは逆導電型の不純物が高濃
度で注入されている。不純物領域３１３に対してはコン
タクトホール３１５を介して配線（第３図（ａ）には示
されていない）がなされている。On the other hand, the storage transistor 320 has a gate insulating film 321
and a floating electrode 322 provided thereon. A part of this gate insulating film 321 is a thin insulating film 323.
It becomes. A control gate electrode 325 is further formed on the floating electrode 322 with an interlayer insulating film 324 in between. Further, inside the semiconductor substrate 300, an impurity region 32
6 and an impurity region 327 are formed. The impurity region 326 is the same as the impurity region 314 of the selection transistor 310.
It is in contact with Impurity region 326 and impurity region 32
Impurities having a conductivity type opposite to that of the semiconductor substrate 300 are implanted into the semiconductor substrate 7 at a high concentration. Wiring (not shown in FIG. 3(a)) is provided to the impurity region 313 via a contact hole 315.
このような構造の半導体不揮発性記憶装置の動作は次の
とおりである。まず、情報の書込みを行う場合は、選択
トランジスタ３１０のゲート電極３１２と、記憶トラン
ジスタ３２０の制御ゲート電極３２５に、高電圧パルス
を印加し、選択トランジスタ３１０の不純物領域３１３
を接地する。The operation of the semiconductor nonvolatile memory device having such a structure is as follows. First, when writing information, a high voltage pulse is applied to the gate electrode 312 of the selection transistor 310 and the control gate electrode 325 of the storage transistor 320.
Ground.
その結果、薄い絶縁膜３２３にトンネル電流が流れ、不
純物領域３２６から浮遊電極３２２へ電子が移動し、電
荷が蓄積される。逆に情報の消去を行う場合は、選択ト
ランジスタ３１０の不純物領域３１３と、ゲート電極３
１２に高電圧パルスを印加し記憶トランジスタ３２０の
制御ゲート電極３２５を接地する。その結果、薄い絶縁
膜３２３にトンネル電流が流れ、浮遊電極３２２から不
純物領域３２６へ電子が移動し、浮遊電極３２２に蓄積
されていた電荷が吐出される。As a result, a tunnel current flows through the thin insulating film 323, electrons move from the impurity region 326 to the floating electrode 322, and charges are accumulated. Conversely, when erasing information, the impurity region 313 of the selection transistor 310 and the gate electrode 3
A high voltage pulse is applied to 12 to ground the control gate electrode 325 of the storage transistor 320. As a result, a tunnel current flows through the thin insulating film 323, electrons move from the floating electrode 322 to the impurity region 326, and the charges accumulated in the floating electrode 322 are discharged.
情報の読出しは、選択トランジスタ３１０のゲート電極
３１２と、記憶トランジスタ３２０の制御ゲート電極３
２５に、適正な読出し電圧を印加し、記憶トランジスタ
３２０の不純物領域３２６と不純物領域３２７との間に
形成されるチャネルに電流が流れるかどうかを判定する
ことによって行われる。Information is read by using the gate electrode 312 of the selection transistor 310 and the control gate electrode 3 of the storage transistor 320.
This is done by applying an appropriate read voltage to 25 and determining whether current flows through the channel formed between impurity region 326 and impurity region 327 of storage transistor 320.
（発明が解決しようとする問題点）
上述の半導体不揮発性記憶装置には、セル面積を縮小す
るのが困難であるという問題がある。前述のように、こ
の装置の情報の書込みおよび消去は、不純物領域３２６
と浮遊電極３２２との間での、薄い絶縁膜３２３を介し
ての電子の移動によってなされる。したがって、薄い絶
縁膜３２３と不純物領域３２６との位置関係を厳密にす
る必要がある。第３図では、区間すが不純物領域３２６
と十分に重なり合わなくてはならない。このため、区間
ａおよび区間Ｃといった余裕をある程度とっておく必要
があり、製造工程で生じるパターンの合せずれに対処す
る必要があった。このように、本来は不必要な寸法余裕
をとることは、セル面積の縮小に大きな障害となる。(Problems to be Solved by the Invention) The above-described semiconductor nonvolatile memory device has a problem in that it is difficult to reduce the cell area. As mentioned above, writing and erasing information in this device is performed using the impurity region 326.
This is done by the movement of electrons between the floating electrode 322 and the thin insulating film 323. Therefore, it is necessary to make the positional relationship between the thin insulating film 323 and the impurity region 326 strict. In FIG. 3, the impurity region 326
must overlap sufficiently. For this reason, it is necessary to provide a certain amount of margin such as section a and section C, and it is necessary to deal with misalignment of patterns that occurs during the manufacturing process. In this way, providing an originally unnecessary dimensional margin becomes a major obstacle to reducing the cell area.
そこで本発明は、セル面積の縮小を図ることのできる半
導体不揮発性記憶装置の製造方法を提供することを目的
とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor nonvolatile memory device that can reduce the cell area.
（問題点を解決するための手段）
本発明は、半導体基板上に素子分離絶縁層を形成する工
程と、
この素子分離絶縁層によって囲まれた素子領域に第１の
絶縁膜を形成する工程と、
この第１の絶縁膜の一部をエツチングにより除去する工
程と、
第１の絶縁膜をマスクとして、エツチングにより露出し
た基板表面に不純物注入を行い、不純物領域を形成する
工程と、
基板の露出面に、第１の絶縁膜より薄い第２の絶縁膜を
形成する工程と、
第１の絶縁膜および第２の絶縁膜の上に、第１の導電層
、層間絶縁層、第２の導電層の順に形成する工程と、
第１の導電層、層間絶縁層、第２の導電層を、同一のマ
スクを利用してパターニングし、第１の導電層から浮遊
電極を、第２の導電層から制御ゲート電極を、それぞれ
形成する工程と、を行い、
不純物領域と浮遊電極との間の電子の移動によって、情
報の書込みおよび消去ができるような不揮発性記憶装置
を構成するようにしたものである。(Means for Solving the Problems) The present invention includes a step of forming an element isolation insulating layer on a semiconductor substrate, and a step of forming a first insulating film in an element region surrounded by the element isolation insulating layer. , removing a part of the first insulating film by etching; using the first insulating film as a mask, implanting impurities into the surface of the substrate exposed by etching to form an impurity region; and exposing the substrate. forming a second insulating film thinner than the first insulating film on the surface; and forming a first conductive layer, an interlayer insulating layer, and a second conductive layer on the first insulating film and the second insulating film. A process of sequentially forming layers, patterning the first conductive layer, the interlayer insulating layer, and the second conductive layer using the same mask, and forming the floating electrode from the first conductive layer to the second conductive layer. A non-volatile memory device is constructed in which information can be written and erased by the movement of electrons between the impurity region and the floating electrode. be.
（作 用）
本発明に係る方法では、第１の絶縁膜の一部が除去され
、この第１の絶縁膜の残った部分を利用して、不純物領
域と薄い第２の絶縁膜とが形成される。すなわち、不純
物領域と第２の絶縁膜とは、自己整合的に形成されるた
め、従来の製造方法のようにパターンの合せずれが生じ
ない。したがって、パターンの合せずれを考慮した寸法
余裕をとる必要がなくなり、セル面積の縮小を図ること
かできるようになる。(Function) In the method according to the present invention, a part of the first insulating film is removed, and the remaining part of the first insulating film is used to form an impurity region and a thin second insulating film. be done. That is, since the impurity region and the second insulating film are formed in a self-aligned manner, misalignment of patterns does not occur as in conventional manufacturing methods. Therefore, there is no need to provide a dimensional margin in consideration of pattern misalignment, and the cell area can be reduced.
（実施例）
以下本発明を図示する実施例に基づいて説明する。第１
図は本発明の一実施例に係る半導体不揮発性記憶装置の
製造方法の工程図である。まず、同図（ａ）に示すよう
に、Ｐ型のシリコンからなる半導体基板１００の表面に
、公知の方法によって酸化シリコンからなる素子分離絶
縁層１０１を形成する。続いて、この素子分離絶縁層１
０１で囲まれた素子領域に、シリコンの酸化膜からなる
絶縁膜１０２を成長させる。(Example) The present invention will be described below based on an illustrated example. 1st
The figure is a process diagram of a method for manufacturing a semiconductor nonvolatile memory device according to an embodiment of the present invention. First, as shown in FIG. 3A, an element isolation insulating layer 101 made of silicon oxide is formed on the surface of a semiconductor substrate 100 made of P-type silicon by a known method. Subsequently, this element isolation insulating layer 1
An insulating film 102 made of a silicon oxide film is grown in the element region surrounded by 01.
次に、同図（ｂ）に示すように、フォトレジスト１０３
をマスクとしてエツチングを行い、絶縁膜１０２の一部
分を除去し半導体基板１００の一部を露出させる。更に
、この露出面にＮ型の不純物をイオン注入し、不純物領
域１０４を形成する。Next, as shown in the same figure (b), the photoresist 103
Using etching as a mask, a portion of the insulating film 102 is removed to expose a portion of the semiconductor substrate 100. Furthermore, N-type impurity ions are implanted into this exposed surface to form an impurity region 104.
この後、同図（ｃ）に示すように、半導体基板１００の
露出面を酸化して、厚み１００人程除去薄い絶縁膜１０
５を成長させる。このように、不純物領域１０４と薄い
絶縁膜１０５とは、自己整合的に形成されるため、両者
間にパターニング時の合せずれは生じない。この上に、
ポリシリコン層１０６を堆積させ、必要な部分をパター
ニングする。Thereafter, as shown in FIG. 2(c), the exposed surface of the semiconductor substrate 100 is oxidized and a thin insulating film 10 is removed to a thickness of about 100.
Grow 5. In this way, since the impurity region 104 and the thin insulating film 105 are formed in a self-aligned manner, no misalignment occurs between them during patterning. On top of this
A polysilicon layer 106 is deposited and patterned where necessary.
続いて、同図（ｄ）に示すように、このポリシリコン層
１０６の表面を酸化し、層間絶縁膜１０７を成長させる
。この上に更にポリシリコン層１０８を堆積する。そし
て、この上にフォトレジスト１０９をパターニングして
形成し、このフォトレジスト１０９をマスクとして、ポ
リシリコン層１０８、層間絶縁膜１０７、ポリシリコン
層１０６を自己整合的にエツチング除去する。これによ
り、浮遊電極１０６ａ、ゲート電極１０６ｂ。Subsequently, as shown in FIG. 2D, the surface of this polysilicon layer 106 is oxidized, and an interlayer insulating film 107 is grown. A polysilicon layer 108 is further deposited on top of this. Then, a photoresist 109 is patterned and formed on this, and using this photoresist 109 as a mask, the polysilicon layer 108, interlayer insulating film 107, and polysilicon layer 106 are etched away in a self-aligned manner. As a result, the floating electrode 106a and the gate electrode 106b.
層間絶縁膜１０７ａ、層間絶縁膜１０７ｂ、制御ゲート
電極１０８ａ、ゲート電極１０８ｂが形成される。An interlayer insulating film 107a, an interlayer insulating film 107b, a control gate electrode 108a, and a gate electrode 108b are formed.
最後に、同図（ｅ）に示すように、不純物領域１１０、
不純物領域１１１、不純物領域１１２をＮ型の不純物を
イオン注入することによって形成し、保護絶縁膜１１３
を形成し、これにコンタクトホール１１４を開孔してア
ルミニウム配線層１１５による配線を行う。以上の各工
程を経て、半導体不揮発性記憶装置が完成する。Finally, as shown in FIG.
Impurity regions 111 and 112 are formed by ion-implanting N-type impurities, and a protective insulating film 113 is formed.
A contact hole 114 is formed in the contact hole 114 to perform wiring using an aluminum wiring layer 115. Through each of the above steps, a semiconductor nonvolatile memory device is completed.
第２図は、このようにして製造された半導体不揮発性記
憶装置の１セル部分の主要な構成要素を示す。同図（ａ
）は主要な構成要素のみを示した断面図（上部の空隙に
は実際には絶縁層が充填されている）、同図（ｂ）は主
要な構成要素の上面透視図である。同図（ｂ）の切断線
Ｘ−Ｘによる断面が同図（ａ）に相当する。第３図に示
す従来の方法で製造された装置と、第２図の本発明の方
法で製造された装置とを比較してみると、後者ではセル
面積の縮小が可能なことがはっきりするであろう。FIG. 2 shows the main components of one cell portion of the semiconductor nonvolatile memory device manufactured in this manner. The same figure (a
) is a cross-sectional view showing only the main components (the upper void is actually filled with an insulating layer), and FIG. 3(b) is a top perspective view of the main components. The cross section taken along the cutting line XX in FIG. 3(b) corresponds to FIG. 3(a). Comparing the device manufactured by the conventional method shown in FIG. 3 with the device manufactured by the method of the present invention shown in FIG. 2, it becomes clear that the cell area can be reduced in the latter. Probably.
すなわち、前者では、不純物領域３２６と薄い絶縁膜３
２３とが自己整合的に製造されていないので、パターニ
ング時のマスク合せずれを考慮して、余裕寸法ａおよび
Ｃが必要であったが、後者では、不純物領域１０４と薄
い絶縁膜１０５とが自己整合的に製造されているので、
パターニング時のマスク合せずれを考慮した余裕寸法が
不要になる。That is, in the former case, the impurity region 326 and the thin insulating film 3
23 are not manufactured in a self-aligned manner, allowance dimensions a and C were required in consideration of mask misalignment during patterning, but in the latter case, the impurity region 104 and the thin insulating film 105 Manufactured in a consistent manner,
It is no longer necessary to provide a margin dimension that takes mask misalignment during patterning into consideration.
また、薄い絶縁膜１０５の長さもマスク転写に必要な寸
法制限を受けることがなくなり、結局、浮遊電極３２２
との間の合せずれのみを考慮すればよいことになる。結
局、第２図（ａ）における横方向の寸法に関して、従来
装置より１５〜２５％の縮小が可能になる。In addition, the length of the thin insulating film 105 is no longer subject to dimensional restrictions necessary for mask transfer, and as a result, the floating electrode 322
It is only necessary to consider the misalignment between the two. As a result, the lateral dimension in FIG. 2(a) can be reduced by 15 to 25% compared to the conventional device.
また、薄い絶縁膜１０５の長さが減少することによって
、浮遊電極１０６ａと不純物領域１０４との間の静電容
量が減少するという附随的効果も得られる。従来装置で
は、第３図（ａ）において、浮遊電極３２２と不純物領
域３２６との間の静電容量が大きいため、浮遊電極３２
２と制御ゲート電極３２５との間の静電容量をそれにみ
あうだけ大きくする必要があり、第３図（ａ）の横方向
の長さをある程度とる必要があったが、本発明に係る装
置ではその必要がなくなり、セルの大きさを更に縮小す
ることが可能になる。Further, by reducing the length of thin insulating film 105, an additional effect of reducing the capacitance between floating electrode 106a and impurity region 104 can be obtained. In the conventional device, as shown in FIG. 3(a), since the capacitance between the floating electrode 322 and the impurity region 326 is large, the floating electrode 32
It was necessary to increase the capacitance between the control gate electrode 325 and the control gate electrode 325 accordingly, and it was necessary to take a certain length in the lateral direction as shown in FIG. 3(a). In this case, this is no longer necessary, and the size of the cell can be further reduced.
このように、本発明に係る方法によれば、素子特性を損
なうことなしに半導体不揮発性記憶装置のセル面積の縮
小を行うことができ、高集積化が可能になる。As described above, according to the method according to the present invention, the cell area of a semiconductor nonvolatile memory device can be reduced without impairing device characteristics, and high integration becomes possible.
以上のとおり本発明によれば、半導体不揮発性記憶装置
の製造方法において、電子の移動が行われる薄い絶縁膜
と不純物領域とを、自己整合的に形成するようにしたた
め、パターニング時のマスク合せずれを考慮した余裕寸
法をとる必要がなくなり、セル面積の縮小が可能になる
。As described above, according to the present invention, in the method for manufacturing a semiconductor nonvolatile memory device, the thin insulating film through which electrons move and the impurity region are formed in a self-aligned manner, so that mask misalignment during patterning is avoided. There is no need to take allowance dimensions into account, and the cell area can be reduced.
第１図は本発明の一実施例に係る半導体不揮発性記憶装
置の製造方法の工程図、第２図（ａ）および（ｂ）は第
１図に示す方法で製造した半導体不揮発性記憶装置の主
要な構成要素のみを示すそれぞれ断面図および上面透視
図、第３図（ａ）および（ｂ）は従来の方法で製造した
半導体不揮発性記憶装置の主要な構成要素のみを示すそ
れぞれ断面図および上面透視図である。
１００・・・半導体基板、１０１・・・素子分離絶縁層
、１０２・・・絶縁膜、１０３・・・フォトレジスト、
１０４・・・不純物領域、１０５・・・薄い絶縁膜、１
０６・・・ポリシリコン層、１０６ａ・・・浮遊電極、
１０６ｂ・・・ゲート電極、１０７・・・層間絶縁膜、
１０７ａ・・・層間絶縁膜、１０７ｂ・・・層間絶縁膜
、１０８・・・ポリシリコン層、１０８ａ・・・制御ゲ
ート電極、１０８ｂ・・・ゲート電極、１０９・・・フ
ォトレジスト、１１０・・・不純物領域、１１１・・・
不純物領域、１１２・・・不純物領域、１１３・・・保
護膜、１１４・・・コンタクトホール、１１５・・・ア
ルミニウム配線層、３００・・・半導体基板、３１０・
・・選択トランジスタ、３１１・・・ゲート絶縁膜、３
１２・・・ゲート電極、３１３・・・不純物領域、３１
４・・・不純物領域、３１５・・・コンタクトホール、
３２０・・・記憶トランジスタ、３２１・・・ゲート絶
縁膜、３２２・・・浮遊電極、３２３・・・薄い絶縁膜
、３２４・・・層間絶縁膜、３２５・・・制御ゲート電
極、３２６・・・不純物領域、３２７・・・不純物領域
。
出願人代理人 佐 藤 −雄FIG. 1 is a process diagram of a method for manufacturing a semiconductor nonvolatile memory device according to an embodiment of the present invention, and FIGS. 2(a) and (b) are diagrams of a semiconductor nonvolatile memory device manufactured by the method shown in FIG. 3(a) and 3(b) are a sectional view and a top perspective view, respectively, showing only the main components of a semiconductor nonvolatile memory device manufactured by a conventional method. It is a perspective view. 100... Semiconductor substrate, 101... Element isolation insulating layer, 102... Insulating film, 103... Photoresist,
104... Impurity region, 105... Thin insulating film, 1
06... Polysilicon layer, 106a... Floating electrode,
106b...gate electrode, 107...interlayer insulating film,
107a... Interlayer insulating film, 107b... Interlayer insulating film, 108... Polysilicon layer, 108a... Control gate electrode, 108b... Gate electrode, 109... Photoresist, 110... Impurity region, 111...
Impurity region, 112... Impurity region, 113... Protective film, 114... Contact hole, 115... Aluminum wiring layer, 300... Semiconductor substrate, 310...
...Selection transistor, 311...Gate insulating film, 3
12... Gate electrode, 313... Impurity region, 31
4... Impurity region, 315... Contact hole,
320... Storage transistor, 321... Gate insulating film, 322... Floating electrode, 323... Thin insulating film, 324... Interlayer insulating film, 325... Control gate electrode, 326... Impurity region, 327... Impurity region. Applicant's agent Mr. Sato
Claims (1)
絶縁膜を形成する工程と、 前記第１の絶縁膜の一部をエッチングにより除去する工
程と、 前記第１の絶縁膜をマスクとして、前記エッチングによ
り露出した前記半導体基板表面に不純物注入を行い、不
純物領域を形成する工程と、前記不純物注入を行った前
記半導体基板の露出面に、前記第１の絶縁膜より薄い第
２の絶縁膜を形成する工程と、 前記第１の絶縁膜および前記第２の絶縁膜の上に、第１
の導電層、層間絶縁層、第２の導電層の順に形成する工
程と、 前記第１の導電層、層間絶縁層、第２の導電層を、同一
のマスクを利用してパターニングし、前記第１の導電層
から浮遊電極を、前記第２の導電層から制御ゲート電極
を、それぞれ形成する工程と、 を有し、 前記不純物領域と前記浮遊電極との間の電子の移動によ
って、情報の書込みおよび消去ができるような不揮発性
記憶装置を構成することを特徴とする半導体不揮発性記
憶装置の製造方法。 ２、不純物注入をイオン注入法によって行うことを特徴
とする特許請求の範囲第１項記載の半導体不揮発性記憶
装置の製造方法。 ３、半導体基板としてシリコン、絶縁層として酸化シリ
コン、導電層としてポリシリコンを用いることを特徴と
する特許請求の範囲第１項または第２項記載の半導体不
揮発性記憶装置の製造方法。[Claims] 1. A step of forming an element isolation insulating layer on a semiconductor substrate; a step of forming a first insulating film in an element region surrounded by the element isolation insulating layer; and the first insulating layer. a step of removing a part of the film by etching; a step of implanting an impurity into the surface of the semiconductor substrate exposed by the etching using the first insulating film as a mask to form an impurity region; and performing the impurity implantation. forming a second insulating film thinner than the first insulating film on the exposed surface of the semiconductor substrate;
forming a conductive layer, an interlayer insulating layer, and a second conductive layer in this order; patterning the first conductive layer, the interlayer insulating layer, and the second conductive layer using the same mask; forming a floating electrode from the first conductive layer and a control gate electrode from the second conductive layer, and writing information by movement of electrons between the impurity region and the floating electrode. and a method for manufacturing a semiconductor non-volatile memory device, comprising configuring an erasable non-volatile memory device. 2. The method of manufacturing a semiconductor nonvolatile memory device according to claim 1, wherein the impurity implantation is performed by an ion implantation method. 3. The method of manufacturing a semiconductor nonvolatile memory device according to claim 1 or 2, characterized in that silicon is used as the semiconductor substrate, silicon oxide is used as the insulating layer, and polysilicon is used as the conductive layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255301A JP2755579B2 (en) | 1987-10-09 | 1987-10-09 | Manufacturing method of semiconductor nonvolatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62255301A JP2755579B2 (en) | 1987-10-09 | 1987-10-09 | Manufacturing method of semiconductor nonvolatile memory device |
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| Publication Number | Publication Date |
|---|---|
| JPH0196963A true JPH0196963A (en) | 1989-04-14 |
| JP2755579B2 JP2755579B2 (en) | 1998-05-20 |
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ID=17276874
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP2755579B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013168576A (en) * | 2012-02-16 | 2013-08-29 | Rohm Co Ltd | Semiconductor device and semiconductor device manufacturing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61182267A (en) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS61276375A (en) * | 1985-05-29 | 1986-12-06 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | Integrated circuit eeprom cell and making thereof |
-
1987
- 1987-10-09 JP JP62255301A patent/JP2755579B2/en not_active Expired - Fee Related
Patent Citations (2)
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|---|---|---|---|---|
| JPS61182267A (en) * | 1985-02-08 | 1986-08-14 | Oki Electric Ind Co Ltd | Manufacture of semiconductor device |
| JPS61276375A (en) * | 1985-05-29 | 1986-12-06 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | Integrated circuit eeprom cell and making thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013168576A (en) * | 2012-02-16 | 2013-08-29 | Rohm Co Ltd | Semiconductor device and semiconductor device manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2755579B2 (en) | 1998-05-20 |
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