JPH0158597B2 - - Google Patents
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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Description
【発明の詳細な説明】
本発明は高集積度半導体記憶回路に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a highly integrated semiconductor memory circuit.
以下説明を簡単にするため、ロウ・アドレス・
ストローブを、コラム・アドレス・ストロ
ーブをと略称する。 To simplify the explanation below, the row address
Strobe is abbreviated as column address strobe.
は論理“０”で活性化状態となり、論理
“１”でリセツト状態となる。読み出しはread、
書き込みはwrite、リード・モデイフアイ・ライ
トはRMWと略称する。 is activated at logic "0" and reset at logic "1". Read is read,
Writing is abbreviated as write, and read/modify/write is abbreviated as RMW.
従来のアドレスマルチ方式のダイナミツクメモ
リにおいて、リフレツシユ動作をRAS only
refresh方式と、以下で説明するLOW CAS
refresh方式とで可能にする構成法が知られてい
る。第１図でRAS only refresh方式を示す。こ
のサイクルはが論理“１”であつてが
論理“１”から“０”に変化した時点で始まり、
RASが論理“０”から“１”に変化した時点で
終わる。その間CASは論理“１”に維持される
必要がある。第２図は読み出し（read）或いは
書き込み（write）サイクルを示す。 only
refreshサイクルと異なり、はが論理
“０”になつた後論理“１”から“０”に変化し
ている。 In conventional multi-address dynamic memory, refresh operation is performed only by RAS.
refresh method and LOW CAS explained below
A configuration method that enables this using the refresh method is known. Figure 1 shows the RAS only refresh method. This cycle begins when is a logic "1" and changes from logic "1" to "0",
The process ends when RAS changes from logic "0" to "1". Meanwhile, CAS needs to be maintained at logic "1". FIG. 2 shows a read or write cycle. only
Unlike the refresh cycle, after becoming a logic "0", it changes from a logic "1" to a logic "0".
すなわちRAS only refreshサイクルにおいて
はその開始時点ではread或いはwriteサイクルと
区別できない。 In other words, a RAS only refresh cycle cannot be distinguished from a read or write cycle at its start.
そのためRAS only refreshを行なうためには
外部からのアドレス入力情報が必要で、これをリ
フレツシユアドレス情報としなければならない。
第３図ではLOW CAS refresh方式の１種である
Hidden refreshサイクルを示す。サイクル１は
readサイクルであり、サイクル２はHidden
refreshサイクルである。Hidden refreshサイク
ルは、が前サイクルから論理“０”のまま
でが論理“１”から“０”に変化する時点
で始まり、が論理“０”から“１”に変化
する時点で終わる。サイクルの開始時点で
が論理“０”なのでLOW CAS refresh方式と呼
んでおく。第４図では他のLOW CAS refreshサ
イクルを示す。第４図のサイクル２において、
CASは前サイクルの終了後論理“１”になるが、
RASが論理“１”から“０”になつてサイクル
が始まる以前に再び論理“０”になつている。 Therefore, in order to perform RAS only refresh, address input information from the outside is required, and this must be used as refresh address information.
Figure 3 shows one type of LOW CAS refresh method.
Indicates a hidden refresh cycle. Cycle 1 is
It is a read cycle, and cycle 2 is Hidden
This is a refresh cycle. The Hidden refresh cycle begins when remains at logic "0" from the previous cycle and changes from logic "1" to "0", and ends when changes from logic "0" to "1". Since the logic is "0" at the beginning of the cycle, it is called the LOW CAS refresh method. Figure 4 shows another LOW CAS refresh cycle. In cycle 2 of Figure 4,
CAS becomes logic “1” after the end of the previous cycle, but
Before RAS changes from logic "1" to "0" and the cycle begins, it becomes logic "0" again.
LOW CAS refreshにおいても従来においては
リフレツシユすべきアドレス情報は外部からデバ
イスに対して与えられる方式となつていた。 Conventionally, the address information to be refreshed for LOW CAS refresh was given to the device from the outside.
従来のデバイスを用いてシステムを構成するた
めにはLOW CAS refreshサイクルにおいてリフ
レツシユアドレス情報を発生させる外部論理回路
が必要である。またHidden refreshサイクルに
おいては、データ出力の保持とリフレツシユアド
レス情報の入力とを同時に行なわなければならな
いので、データ出力バスとアドレス入力バスとは
独立に準備しておく必要がある。 In order to configure a system using conventional devices, an external logic circuit is required to generate refresh address information in the LOW CAS refresh cycle. Furthermore, in the hidden refresh cycle, it is necessary to hold data output and input refresh address information at the same time, so it is necessary to prepare a data output bus and an address input bus independently.
本発明の目的はリフレツシユアドレス情報発生
回路をメモリデバイスに内蔵させて、このデバイ
スを使用するシステムの設計を簡便ならしめるこ
とにある。 An object of the present invention is to incorporate a refresh address information generation circuit into a memory device, thereby simplifying the design of a system using this device.
第５図に本発明の実施例を示す。本実施例の構
成法について説明する。スイツチ２はRAS only
refresh或いはread或いはwrite時には外部入力端
子１に接続され、アドレスバツフア３の入力とし
て外部アドレス情報を供給する。アドレスバツフ
ア３の出力はROWアドレスデコーダに入力さ
れ、１本のword線が選択されてリフレツシユが
行なわれる。すなわち本構成法においては、
RAS only refresh或いはread或いはwrite動作は
従来通り可能である。 FIG. 5 shows an embodiment of the present invention. The configuration method of this embodiment will be explained. Switch 2 is RAS only
At the time of refresh, read, or write, it is connected to the external input terminal 1 and supplies external address information as input to the address buffer 3. The output of the address buffer 3 is input to the ROW address decoder, one word line is selected and refreshed. In other words, in this configuration method,
RAS only refresh or read or write operations are possible as before.
一方LOW CAS refresh時にはスイツチ２は内
蔵リフレツシユアドレス発生回路６からの出力を
アドレスバツフア３に入力するよう接続される。
内蔵リフレツシユアドレス発生回路６はある規則
の下にLOW CAS refreshサイクル毎に異なる情
報を発生させるよう構成する。例えばＮ×Ｍのセ
ルマトリクスのメモリの場合LOW CAS refresh
毎に１ずつ増加し、Ｎ＋１回目の情報は第１回目
と同じになるよう構成するのである。こうすると
Ｎ回LOW CAS refreshを行えばすべてのセルが
リフレツシユされる。 On the other hand, during LOW CAS refresh, the switch 2 is connected to input the output from the built-in refresh address generation circuit 6 to the address buffer 3.
The built-in refresh address generation circuit 6 is configured to generate different information every LOW CAS refresh cycle under a certain rule. For example, in the case of N×M cell matrix memory, LOW CAS refresh
The information is increased by 1 each time, and the information for the N+1th time is configured to be the same as the information for the first time. In this way, all cells will be refreshed by performing LOW CAS refresh N times.
以上述べた例は種々の構成法の１例で、要は
LOW CAS refreshサイクルで１本のワード線が
選ばれてリフレツシユされ、Ｎ回のLOW CAS
refreshのすべてのセルがリフレツシユされれば
本発明の回路が構成できる。内蔵リフレツシユア
ドレスをロウアドレスデコーダの入力として構成
する方法や、ロウ・アドレスデコーダをシフトレ
ジスタ回路で構成する方法もあるが、本発明の主
眼でないので詳細は省く。 The example described above is one example of various configuration methods, and the main point is
In the LOW CAS refresh cycle, one word line is selected and refreshed, and the LOW CAS is refreshed N times.
If all the refresh cells are refreshed, the circuit of the present invention can be constructed. There is also a method of configuring the built-in refresh address as an input to a row address decoder, and a method of configuring the row address decoder with a shift register circuit, but since these are not the main focus of the present invention, the details will be omitted.
本発明から成るメモリデバイスを用いてシステ
ムを設計する場合、LOW CAS refreshにおける
リフレツシユアドレス制御のための外部論理回路
は不要なので、非常に簡便に設計できる。 When designing a system using the memory device of the present invention, an external logic circuit for refresh address control in LOW CAS refresh is not required, so the system can be designed very easily.
本発明から成るメモリのLOW CAS refresh機
能が正常に動作するか否かを検査する方法として
以下に述べる方法がある。 There is a method described below as a method for checking whether the LOW CAS refresh function of the memory according to the present invention operates normally.
まず全セルにデータ入力“０”をwriteし、す
べてのセルのデータ保持時間のうち最長のものよ
り長くLOW CAS refreshを行なつた後、readし
てすべてのセルのデータが“０”であることを確
め、次にデータ入力を“１”にして検査しなけれ
ばならない。すべてのセルのデータ保持時間のう
ち最長のものは常温では10秒程になり検査時間が
長く必要となる。また製造バラツキも考慮した最
長の時間LOW CAS refreshを行なつて検査しな
ければならない。 First, write data input “0” to all cells, perform LOW CAS refresh for a longer time than the longest data retention time of all cells, then read and check that the data of all cells is “0”. After confirming that, the data input must be set to "1" and tested. The longest data retention time of all cells is about 10 seconds at room temperature, requiring a long inspection time. In addition, inspection must be performed by performing LOW CAS refresh for the longest time, taking into account manufacturing variations.
本発明のもう１つの目的は内蔵リフレツシユア
ドレス情報発生回路の動作を簡単にチエツクでき
るよう構成した回路を提供することにある。以下
その実施例について述べる。 Another object of the present invention is to provide a circuit configured so that the operation of the built-in refresh address information generation circuit can be easily checked. Examples will be described below.
第６図及び第７図はLOW CAS refreshサイク
ルにおいて、readまたはwriteまたはRMW動作
を行うタイミングを示したものである。このよう
な動作を行なわせるためにはCAS系の内部活性
化信号の活性化がが論理“１”から“０”
に変化したときのみ起こるよう回路を構成すれば
よい。第８図はそのための回路の１例であり第９
図はその動作タイミング図である。内部クロツク
φ1はのリセツト信号で論理“１”となり
CASの活性化により論理“０”となる信号であ
る。このようなクロツクφ1によりCAS系活性化
信号φcが上記のように制御される。コラム・ア
ドレスバツフア、コラム・デコーダ、データ出力
バツフア等のCAS系回路はφcと同相のある遅延
時間を持つた信号で制御されるよう構成すれば
LOW CAS refreshサイクルにおいて通常サイク
ルと同様なreadまたはwriteまたはRMW動作を
実現することができる。 FIG. 6 and FIG. 7 show the timing of performing read, write, or RMW operations in the LOW CAS refresh cycle. In order to perform such an operation, the activation of the internal activation signal of the CAS system is changed from logic "1" to "0".
The circuit can be configured so that this occurs only when the change occurs. Figure 8 is an example of a circuit for this purpose.
The figure is an operation timing diagram. Internal clock φ1 becomes logic “1” with the reset signal of
This signal becomes logic "0" when CAS is activated. The CAS system activation signal φc is controlled as described above by such a clock φ1 . CAS circuits such as column address buffers, column decoders, and data output buffers can be configured to be controlled by a signal with a delay time that is in phase with φ c .
In the LOW CAS refresh cycle, read, write, or RMW operations similar to those in the normal cycle can be implemented.
CAS系内部活性化信号を前記φcのように制御
する構成法は多々ある。LOW CAS refreshサイ
クルでread等の動作ができるように構成するこ
とが本発明の目的であるので、具体的φc発生回路
の詳細は省略する。 There are many configuration methods for controlling the CAS system internal activation signal as in the above-mentioned φ c . Since the purpose of the present invention is to configure the device so that operations such as read can be performed in the LOW CAS refresh cycle, details of the specific φ c generation circuit will be omitted.
LOW CAS refreshサイクルにおいてRMW動
作ができるような本発明の実施例について内蔵リ
フレツシユアドレス情報発生回路の動作のチエツ
ク方法を示す。Ｎ×Ｍのセルマトリクスのメモリ
を想定して説明する。 A method for checking the operation of the built-in refresh address information generation circuit will be described for an embodiment of the present invention in which RMW operation is possible in the LOW CAS refresh cycle. The explanation will be made assuming a memory having an N×M cell matrix.
まずあるコラムアドレスＹで選択されるすべて
のセルＮ個に対して通常writeサイクルを実行し、
“０”を書き込む。次に同じコラムアドレスＹを
与えて、LOW CAS refreshのRMW動作をＮ回
実行する。このとき前に“０”を書き込まれてい
たセルがアクセスされて“０”をreadし、“１”
をwriteする。正しく“０”がreadできればLOW
CAS refreshは正しく行なわれている。もしもリ
フレツシユアドレス情報が誤まつて発生されてい
たなら必ず重複アクセスが生じるので２度目には
“０”がreadできないからである。LOW CAS
refresh以外の機能は通常サイクルで検査でき、
LOW CAS refreshサイクルのRMW動作も通常
サイクルでの検査で十分なので、上述の検査方法
で内蔵リフレツシユアドレス情報発生回路の機能
をチエツクすれば十分なのである。 First, a normal write cycle is executed for all N cells selected by a certain column address Y,
Write “0”. Next, give the same column address Y and execute the LOW CAS refresh RMW operation N times. At this time, the cell to which "0" was previously written is accessed, reads "0", and becomes "1".
write. LOW if “0” can be read correctly
CAS refresh is being performed correctly. This is because if the refresh address information is generated by mistake, duplicate access will definitely occur, making it impossible to read "0" the second time. LOW CAS
Functions other than refresh can be inspected in the normal cycle,
Since it is sufficient to inspect the RMW operation in the LOW CAS refresh cycle in the normal cycle, it is sufficient to check the function of the built-in refresh address information generation circuit using the above-mentioned inspection method.
LOW CAS refreshサイクルにおいてreadもし
くはwrite動作ができるような本発明の他の実施
例について同様なチエツク方法を示す。まずコラ
ムアドレスをY1とし、一定にしてＮ回LOW
CAS refreshを行う。このとき第１回にアクセス
するセルに“１”を書き込み、それ以外は“０”
を書き込む。次にコラムアドレスを１増加させて
Y1＋１とした後一定にしてＮ回LOW CAS
refreshを行う。このとき第２回目にアクセスす
るセルに“１”を書き込み、それ以外は“０”を
書き込む。コラムアドレスに次第に増加させY1
＋Ｋとし、Ｎ回LOW CAS refreshを行う。この
とき、第Ｋ＋１回目にアクセスするセルに“１”
を書き込み、それ以外は“０”を書き込む。Ｎ個
の異なるコラムアドレスについて、このような
LOW CAS refreshを行なえば、セルのデータは
第１０図に示すようなパターンになる。次に通常
サイクルのreadを“０”または“１”のデータ
が書き込まれたセルに対して行なう。もしも内蔵
リフレツシユアドレス情報が誤まつていれば、第
10のパターンとは異なるので内蔵回路のチエツク
ができる。以上はＭ≧Ｎの場合を示した。Ｍ＜Ｎ
の場合は第１１図に示したようなデータパターン
を描いてチエツクすればよい。 A similar check method will be shown for another embodiment of the present invention in which read or write operations can be performed in the LOW CAS refresh cycle. First, set the column address to Y 1 , keep it constant, and turn it LOW N times.
Perform CAS refresh. At this time, write “1” to the cell accessed the first time, and write “0” to the other cells.
Write. Next, increase the column address by 1
Y 1 +1 and then constant LOW CAS N times
Perform refresh. At this time, "1" is written in the cell to be accessed for the second time, and "0" is written in the other cells. Gradually increase Y 1 to column address
+K and perform LOW CAS refresh N times. At this time, “1” is placed in the cell accessed for the K+1st time.
, otherwise write “0”. For N different column addresses, like this
If LOW CAS refresh is performed, the cell data will have a pattern as shown in FIG. Next, normal cycle read is performed on the cells in which "0" or "1" data has been written. If the built-in refresh address information is incorrect, the
Since it is different from the 10 patterns, you can check the built-in circuit. The above example shows the case where M≧N. M<N
In this case, you can draw a data pattern like the one shown in FIG. 11 and check it.
以上挙げた方法での検査時間はLOW CAS
refreshのサイクルタイムとワード線の本数とに
比例した長さとなる。本発明によるLOW CAS
refresh機能の検査はセルのデータ保持時間と無
関係に実行でき、単に全部或いは一部のセルに対
してreadまたはwriteを行えばよいので、経済的
に検査できる。 The inspection time using the methods listed above is LOW CAS
The length is proportional to the refresh cycle time and the number of word lines. LOW CAS according to the invention
Testing of the refresh function can be performed regardless of the data retention time of the cells, and can be performed economically by simply reading or writing to all or some cells.
第１図はRAS only refreshサイクルのタイミ
ング図、第２図はreadまたはwriteまたはRMW
サイクルのタイミング図、第３図はHidden
refreshサイクルのタイミング図、第４図はLOW
CAS refreshサイクルのタイミング図、第５図は
本発明の実施例、第６図第７図はreadまたは
writeまたはRMW動作を行うLOW CAS
refreshサイクルのタイミング図、第８図は本発
明のもう１つの実施例、第９図はその動作タイミ
ング波形、第１０図は本発明の実施例の検査に使
用するデータパターン、第１１図は本発明の他の
実施例の検査に使用するデータパターンである。
Q1，Q2，Q3，Q4……MOS素子。
Figure 1 is a timing diagram of RAS only refresh cycle, Figure 2 is read or write or RMW
Cycle timing diagram, Figure 3 is Hidden
Timing diagram of refresh cycle, Figure 4 is LOW
Timing diagram of CAS refresh cycle, Fig. 5 is an embodiment of the present invention, Fig. 6 and Fig. 7 are read or
LOW CAS performing write or RMW operation
A timing diagram of the refresh cycle, FIG. 8 is another embodiment of the present invention, FIG. 9 is its operation timing waveform, FIG. 10 is a data pattern used for testing the embodiment of the present invention, and FIG. 11 is the present invention. 3 is a data pattern used for testing other embodiments of the invention. Q 1 , Q 2 , Q 3 , Q 4 ...MOS elements.
Claims (1)
されていてロウ・アドレス・ストローブが活性化
したとき開始されるダイナミツクメモリのリフレ
ツシユサイクルにおいて、内蔵された回路によつ
てリフレツシユアドレス情報を発生させ、前記リ
フレツシユサイクルにおいて前記ロウ・アドレ
ス・ストローブ信号の活性を維持して前記コラ
ム・アドレス・ストローブを非活性にした後再び
活性化することにより読み出し或いは書き込み或
いはリード・モデイフアイ・ライト動作を行うこ
とができるよう構成されていることを特徴とする
半導体記憶回路。1. Generating refresh address information by a built-in circuit in a dynamic memory refresh cycle that starts when the column address strobe is already activated and the row address strobe is activated; In the refresh cycle, by keeping the row address strobe signal active and deactivating the column address strobe and then activating it again, a read, write, or read-modify-write operation can be performed. A semiconductor memory circuit characterized in that it is configured to
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011223A JPS57127993A (en) | 1981-01-28 | 1981-01-28 | Semiconductor storage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56011223A JPS57127993A (en) | 1981-01-28 | 1981-01-28 | Semiconductor storage circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57127993A JPS57127993A (en) | 1982-08-09 |
| JPH0158597B2 true JPH0158597B2 (en) | 1989-12-12 |
Family
ID=11771956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56011223A Granted JPS57127993A (en) | 1981-01-28 | 1981-01-28 | Semiconductor storage circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57127993A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601700A (en) * | 1983-06-20 | 1985-01-07 | Nec Corp | Pseudo static memory circuit |
| CN1231918C (en) * | 2000-08-31 | 2005-12-14 | 恩益禧电子股份有限公司 | Semiconductor storage device, its testing method, and test circuit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| JPS55163686A (en) * | 1979-05-15 | 1980-12-19 | Mostek Corp | Method and device for inspecting memory refresh counter |
-
1981
- 1981-01-28 JP JP56011223A patent/JPS57127993A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4079462A (en) * | 1976-05-07 | 1978-03-14 | Intel Corporation | Refreshing apparatus for MOS dynamic RAMs |
| JPS55163686A (en) * | 1979-05-15 | 1980-12-19 | Mostek Corp | Method and device for inspecting memory refresh counter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57127993A (en) | 1982-08-09 |
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