JPH0156709B2 - - Google Patents
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- JPH0156709B2 JPH0156709B2 JP1698981A JP1698981A JPH0156709B2 JP H0156709 B2 JPH0156709 B2 JP H0156709B2 JP 1698981 A JP1698981 A JP 1698981A JP 1698981 A JP1698981 A JP 1698981A JP H0156709 B2 JPH0156709 B2 JP H0156709B2
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/12—Testing dielectric strength or breakdown voltage ; Testing or monitoring effectiveness or level of insulation, e.g. of a cable or of an apparatus, for example using partial discharge measurements; Electrostatic testing
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Description
本発明は、電気機器の部分放電測定器に係り、
特に外部電気雑音による障害を排除するのに好適
な部分放電測定用雑音除去装置に関する。 変圧器、サイリスタバルブ、しや断器等の各種
電気機器の高電圧部分放電試験における部分放電
測定の障害となる外部電気雑音の発生源としては
試験電圧発生器の電源側から侵入する電源雑音、
高圧印加線に発生したコロナ放電による雑音（こ
れを印加線コロナと略称する）、結合キヤパシタ
ンスで発生するコロナ放電、例えば結合コンデン
サあるいはコンデンサブツシング等の空気中沿面
したコロナ放電（これを結合キヤパシタンスコロ
ナと略称する）、放送波等の外来電磁波、各種接
点や接触子の開閉に伴う空間磁界結合雑音（これ
を空間結合雑音と略称する）などがある。 放送波等の外来電磁波や電源雑音の抑制には、
しやへい室の設置や各種フイルタの使用が有効で
ある。電源雑音や印加線コロナの抑制には、高電
圧部分放電試験回路の構成をブリツジ回路として
信号を平衡検出する方法がある程度有効である。 また第１図の高電圧部分放電試験回路におい
て、検出インピーダンス５，６で信号V1，V2を
検出し、同時刻における信号極性の組合せにより
電源雑音か部分放電かを判別し雑音を除去する方
法も有効である。同図で１は高電圧電源インピー
ダンス、２は結合キヤパシタンス、３は試料キヤ
パシタンス、４は高圧印加線である。 雑音除去に関する上記した従来例は、電源雑
音、印加線コロナの除去に有効であるが、結合キ
ヤパシタンスコロナや空間結合雑音を除去できな
い欠点があつた。 本発明の目的は、検出信号の個々のパルス毎に
部分放電信号かあるいは電源雑音、印加線コロ
ナ、結合キヤパシタンスコロナ、空間結合雑音な
どのいずれか判別する機能を有する論理回路を付
加することにより、部分放電信号を各種雑音から
分離して測定できる部分放電測定用雑音除去装置
を提供するにある。 高電圧部分放電試験回路において、試料に部分
放電が生じた場合と各種雑音の場合とで電流分布
が相違することを実験により確認した。 本発明は、部分放電測定において部分放電と各
種残音との電流分布の相違を知る手段として、試
験回路に三カ所の検出インピーダンスと二カ所の
ループアンテナを配置して計五カ所で信号を同時
検出するようにし、部分放電測定において各種雑
音を部分放電信号から分離し除去する手段として
五つの信号の同時刻での組合せが雑音における組
合せか部分放電信号における組合せかのいずれに
等しいかを判別して雑音の場合に雑音否定信号を
出力できる論理回路を設けて、雑音否定信号を発
生した場合は信号を取り込まないようにしたもの
である。 本発明による信号検出法の一実施例を第２図に
示す。高電圧電源１、結合キヤパシタンス２、試
料３の低圧側端子にそれぞれ一端を共通接地され
た三個の検出インピーダンス７，５，６が接続さ
れて高電圧部分放電試験回路が構成される。試験
回路の周辺に電力線８が配置されたと仮定する。 試験回路における結合キヤパシタンスと試料を
一巡する閉ループを含む平面上で閉ループの内外
にそれぞれ導体線輪からなるループアンテナ９，
１０をほぼ対称な位置に配置する。アンテナ９，
１０のそれぞれの出力二端子間にそれぞれ検出イ
ンピーダンス１１，１２を接続する。アンテナ
９，１０のそれぞれの出力二端子のうちで上記閉
ループに関して位置が対称な一対の端子を接地す
る。 各種雑音あるいは部分放電により生じる検出イ
ンピーダンス５，６，７，１１，１２のそれぞれ
の端子電圧をそれぞれv1，v2，v3，v4，v5とす
る。 五信号v1，v2，v3，v4，v5の極性の組合せは、
部分放電と各種信号とで次のように相違する。 試料に生じた部分放電の場合は、第３図ａに示
すように、試験回路に電流i1，i2が流れる。 アンテナ９，１０には、i1，i2による磁束が鎖
交して、電流i3，i4が流れる。 電源雑音の場合、第３図ｂに示すように、試験
回路に電流i5，i6が流ね、アンテナ９，１０にそ
れぞれ電流i3，i4が流れる。 結合キヤパシタンスコロナの場合、第３図ｃに
示すように、試験回路に電流i7，i8が流れ、アン
テナ９，１０にそれぞれ電流i3，i4が流れる。 空間結合雑音の場合、第３図ｄに示すように、
電力線８の通電々流Ｉで誘起された空間磁束φが
鎖交することにより、試験回路に電流i9，i10、ア
ンテナに電流i11，i12が流れる。 ところで空気、SF6ガス、絶縁油等の良く使わ
れる絶縁物にみられる部分放電パルスの周波数成
分は10k〜100MHzの帯域にある。この周波数帯
域では、高電圧電源１、結合キヤパシタンス２、
試料３の等価インピーダンスはキヤパシタンスに
みなせることが多い。この条件が成立する場合、
第３図ａ〜ｄにおいて、電流における位相が互い
に一致するようになる。よつて信号v1，v2，v3，
v4，v5における同時刻での電圧極性は、第表に
示すようになる。すなわち、電源雑音ではv1とv2
が同時刻で同極性になり、結合キヤパシタンスコ
ロナではv2とv3が同時刻で同極性になり、空間結
合雑音ではv4とv5とが同時刻で異極性となる。 本発明による雑音除去装置の一実施例を第４図
に示す。信号検出部１３は検出インピーダンス
５，６，７，１１，１２を内蔵しており、部分放
電試験回路とループアンテナ９，１０に接続され
る。信号検出部１１から５チヤンネル信号が出力
され、ゲインコントロール１４で適切なレベルの
アナログ信号に増幅されたのち、論理回路１５に
入力される。論理回路１５は入力信号の極性の組
合せが雑音における組合せに等しい場合に雑音否
定用信号を出力する。ゲート回路１６にゲインコ
ントロール１４の出力信号v1（あるいはv2，v3い
ずれでも良い）と論理回路１５からの雑音否定信
号が入力され、部分放電の場合に、アナログ信号
が出力されて、部分放電測定器１７に入力され
る。
特に外部電気雑音による障害を排除するのに好適
な部分放電測定用雑音除去装置に関する。 変圧器、サイリスタバルブ、しや断器等の各種
電気機器の高電圧部分放電試験における部分放電
測定の障害となる外部電気雑音の発生源としては
試験電圧発生器の電源側から侵入する電源雑音、
高圧印加線に発生したコロナ放電による雑音（こ
れを印加線コロナと略称する）、結合キヤパシタ
ンスで発生するコロナ放電、例えば結合コンデン
サあるいはコンデンサブツシング等の空気中沿面
したコロナ放電（これを結合キヤパシタンスコロ
ナと略称する）、放送波等の外来電磁波、各種接
点や接触子の開閉に伴う空間磁界結合雑音（これ
を空間結合雑音と略称する）などがある。 放送波等の外来電磁波や電源雑音の抑制には、
しやへい室の設置や各種フイルタの使用が有効で
ある。電源雑音や印加線コロナの抑制には、高電
圧部分放電試験回路の構成をブリツジ回路として
信号を平衡検出する方法がある程度有効である。 また第１図の高電圧部分放電試験回路におい
て、検出インピーダンス５，６で信号V1，V2を
検出し、同時刻における信号極性の組合せにより
電源雑音か部分放電かを判別し雑音を除去する方
法も有効である。同図で１は高電圧電源インピー
ダンス、２は結合キヤパシタンス、３は試料キヤ
パシタンス、４は高圧印加線である。 雑音除去に関する上記した従来例は、電源雑
音、印加線コロナの除去に有効であるが、結合キ
ヤパシタンスコロナや空間結合雑音を除去できな
い欠点があつた。 本発明の目的は、検出信号の個々のパルス毎に
部分放電信号かあるいは電源雑音、印加線コロ
ナ、結合キヤパシタンスコロナ、空間結合雑音な
どのいずれか判別する機能を有する論理回路を付
加することにより、部分放電信号を各種雑音から
分離して測定できる部分放電測定用雑音除去装置
を提供するにある。 高電圧部分放電試験回路において、試料に部分
放電が生じた場合と各種雑音の場合とで電流分布
が相違することを実験により確認した。 本発明は、部分放電測定において部分放電と各
種残音との電流分布の相違を知る手段として、試
験回路に三カ所の検出インピーダンスと二カ所の
ループアンテナを配置して計五カ所で信号を同時
検出するようにし、部分放電測定において各種雑
音を部分放電信号から分離し除去する手段として
五つの信号の同時刻での組合せが雑音における組
合せか部分放電信号における組合せかのいずれに
等しいかを判別して雑音の場合に雑音否定信号を
出力できる論理回路を設けて、雑音否定信号を発
生した場合は信号を取り込まないようにしたもの
である。 本発明による信号検出法の一実施例を第２図に
示す。高電圧電源１、結合キヤパシタンス２、試
料３の低圧側端子にそれぞれ一端を共通接地され
た三個の検出インピーダンス７，５，６が接続さ
れて高電圧部分放電試験回路が構成される。試験
回路の周辺に電力線８が配置されたと仮定する。 試験回路における結合キヤパシタンスと試料を
一巡する閉ループを含む平面上で閉ループの内外
にそれぞれ導体線輪からなるループアンテナ９，
１０をほぼ対称な位置に配置する。アンテナ９，
１０のそれぞれの出力二端子間にそれぞれ検出イ
ンピーダンス１１，１２を接続する。アンテナ
９，１０のそれぞれの出力二端子のうちで上記閉
ループに関して位置が対称な一対の端子を接地す
る。 各種雑音あるいは部分放電により生じる検出イ
ンピーダンス５，６，７，１１，１２のそれぞれ
の端子電圧をそれぞれv1，v2，v3，v4，v5とす
る。 五信号v1，v2，v3，v4，v5の極性の組合せは、
部分放電と各種信号とで次のように相違する。 試料に生じた部分放電の場合は、第３図ａに示
すように、試験回路に電流i1，i2が流れる。 アンテナ９，１０には、i1，i2による磁束が鎖
交して、電流i3，i4が流れる。 電源雑音の場合、第３図ｂに示すように、試験
回路に電流i5，i6が流ね、アンテナ９，１０にそ
れぞれ電流i3，i4が流れる。 結合キヤパシタンスコロナの場合、第３図ｃに
示すように、試験回路に電流i7，i8が流れ、アン
テナ９，１０にそれぞれ電流i3，i4が流れる。 空間結合雑音の場合、第３図ｄに示すように、
電力線８の通電々流Ｉで誘起された空間磁束φが
鎖交することにより、試験回路に電流i9，i10、ア
ンテナに電流i11，i12が流れる。 ところで空気、SF6ガス、絶縁油等の良く使わ
れる絶縁物にみられる部分放電パルスの周波数成
分は10k〜100MHzの帯域にある。この周波数帯
域では、高電圧電源１、結合キヤパシタンス２、
試料３の等価インピーダンスはキヤパシタンスに
みなせることが多い。この条件が成立する場合、
第３図ａ〜ｄにおいて、電流における位相が互い
に一致するようになる。よつて信号v1，v2，v3，
v4，v5における同時刻での電圧極性は、第表に
示すようになる。すなわち、電源雑音ではv1とv2
が同時刻で同極性になり、結合キヤパシタンスコ
ロナではv2とv3が同時刻で同極性になり、空間結
合雑音ではv4とv5とが同時刻で異極性となる。 本発明による雑音除去装置の一実施例を第４図
に示す。信号検出部１３は検出インピーダンス
５，６，７，１１，１２を内蔵しており、部分放
電試験回路とループアンテナ９，１０に接続され
る。信号検出部１１から５チヤンネル信号が出力
され、ゲインコントロール１４で適切なレベルの
アナログ信号に増幅されたのち、論理回路１５に
入力される。論理回路１５は入力信号の極性の組
合せが雑音における組合せに等しい場合に雑音否
定用信号を出力する。ゲート回路１６にゲインコ
ントロール１４の出力信号v1（あるいはv2，v3い
ずれでも良い）と論理回路１５からの雑音否定信
号が入力され、部分放電の場合に、アナログ信号
が出力されて、部分放電測定器１７に入力され
る。
【表】
本発明による信号検出部１３の一実施例を第５
図に示す。信号検出部１３は、検出インピーダン
ス５，６，７，１１，１２およびそれらの周辺回
路が金属板で空間的に仕切られて配置され、シー
ルドボツクス１８の内部に一括収納されて構成さ
れる。第５図では信号v1の検出回路のみを示し、
他信号v2〜v5の検出回路は同一回路構成であるた
め図示を省略した。第５図において、信号v1の入
力側に放電ギヤツプ２０、ツエナーダイオード２
１Ａ，２１Ｂおよびバンドパスフイルタ２２を接
続し、バンドパスフイルタの出力側に検出抵抗５
を接続する。検出抵抗５の端子電圧を前置増幅器
２３で増幅する。信号v1は同軸ケーブルコネクタ
１９，２４でそれぞれ入力および出力される。信
号v1〜v5の検出回路をシールドボツクス１８に一
括収納することにより試験回路の一点アースが容
易に行なえて、雑音が入りにくい効果がある。第
４図において信号検出部１３とゲインコントロー
ル部１４を結ぶ高周波ケーブルは複数本の同軸ケ
ーブルを一括集束して外周部を導体シースで被覆
するようにする。 これにより、信号検出部１３とゲインコントロ
ール部１４との間に長尺であつても雑音が入りに
くい効果がある。 ゲインコントロール部１４は、広帯域抵抗減衰
器と広帯域高利得の主増幅器からなる信号処理系
を五系統内蔵して構成される。ゲインコントロー
ル部１４は、アナログ入力信号を次段の論理回路
１５を駆動できる電圧値に増幅する。一実施例と
して、主増幅器出力側の熱雑音レベルを100mV
以下に保持し、アナログ入力信号を少なくとも
100mV以上に増幅するようにして、半導体回路
で構成された論理回路を容易に駆動することがで
きる。更に、抵抗減衰器や主増幅器にはそれぞれ
同一性能器を使うことにより、ゲインコントロー
ル部１４を通過する五信号v1，v2，v3，v4，v5間
の位相関係を相対的に不変に保てる効果がある。 本発明による論理回路の一実施例を第６図に示
す。その論理回路は、５チヤンネルアナログ信号
v1，v2，v3，v4，v5のうちで指定された二信号の
極性が指定された組合せに等しい場合に一定レベ
ルの信号を出力するワイアードロジツク回路であ
る。すなわち二信号v1，v2あるいはv2，v3におい
て、いずれかの組に同時刻で同極性になる場合
か、v4とv5が同時刻で異極性になる場合を雑音を
表示する信号を出力する。この回路は、正半波パ
ルス発生回路２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，
２５Ｅ、負半波パルス発生回路２６Ａ，２６Ｂ，
２６Ｃ，２６Ｄ，２６Ｅ、二信号入力AND回路
２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ、二信号入力
OR回路２８Ａ，２８Ｂ，２８Ｃ、排他的OR回
路２９Ａ，２９Ｂおよび三信号入力OR回路３０
とで構成される。点線３１Ａ，３１Ｂで囲まれた
回路はそれぞれv1，v2およびv2，v3が同時刻で同
極性か否かを判別する同時同極判別回路である。
点線３２で囲まれた回路はv4とv5とが同時刻で同
極性か否かを判別する同時異極性判別回路であ
る。以下にこれらの動作を説明する。 まず第７図において、入力信号vioに対する正
半波パルス発生回路２５Ａ、負半波パルス発生回
路２６Ａの出力信号をそれぞれv+、v-とする。
例えば、vio波形が第８図ａに示す減衰振動の場
合v+は同図ｂに示すように、vio＞Δvの期間では
高いレベルvH、vio＜Δvの期間中では低い電圧レ
ベルvLにそれぞれ等しい方形波である。 v-は、同図ｃに示すように、vio＜−Δvの期間
中ではvH，vio＞−Δvの期間中ではvLにそれぞれ
等しい方形波である。なおΔvは２５Ａ，２６Ａ
に付属した回路で発生する。レベルvH，vLはそれ
ぞれ一定直流電圧で、vHはしきい値1.4V以上の
値で例えば4.8V、vLはしきい値1.2V以下の値で
例えば0.2Vなどを使う。Δvはゲインコントロー
ル１４で発生する増幅器の雑音レベルより高く設
定することで増幅器雑音を除去できる効果があ
る。また２５Ａ，２６Ａはそれぞれvioの正半波、
負半波にほぼ同期して電圧vHを発生する効果をも
つ、正半波パルス発生回路２５Ａの一実施例を第
９図に示す。２５Ａはパルストランス３３と演算
増幅回路２４で構成される。二次巻線の中性点を
接地されたパルストランス３３は周波数帯域10k
Hz〜10MHzにわたり一定な変圧比をもつ広帯域変
圧器である。一次電圧Vioを加えると、二次巻線
の端子Ａ，Ｂの電位はそれぞれ−vio、＋vioにな
る。抵抗３３Ａ，３３Ｂ，３３Ｃはそれぞれパル
ストランスの整合抵抗である。演算増幅器３５の
一入力端子に抵抗３６を介して−vioを加え、＋入
力端子に抵抗３７を介して接地電位を与える。直
流電圧Vccを可変抵抗３８で分圧して得られた電
圧Δvを抵抗３９を介して演算増幅器３５の−入
力端子に加える。また−入力端子と出力端子との
間に抵抗４０、ダイオード４１を並列に接続す
る。演算増幅回路３４の出力電圧v+は、vio＞Δv
の場合にv+＝vH、vio≦Δvの場合にv+＝vLを生じ
るようにできる。 負半波パルス発生回路２６Ａはパルストランス
３３でＢ点電位を入力信号とし演算増幅器回路４
２に加えて構成される。この場合演算増幅器回路
４２は３４と同一な回路構成である。なお、第９
図でパルストランス３３の代りに演算増幅器で信
号位相を反転しても良い。 二信号入力AND回路２７Ａ〜２７Ｄは、入力
二信号が共にvHである場合は出力信号vHを生じ、
入力二信号のいずれかあるいは共にvLの場合は出
力信号vLを生ずる半導体回路である。 二信号入力OR回路２８Ａ〜２８Ｃは、入力二
信号のいずれかあるいは共にvHである場合に出力
信号vHを生じ、入力二信号が共にvLの場合に出力
信号vLを生ずる半導体回路である。 排他的OR回路２９Ａ，２９Ｂは、二入力信号
が共にvLの場合出力信号vLを生じ、二入力信号の
一方がvH、他方がvLの場合出力信号がvH、二入力
信号が共にvHの場合出力信号がvLになる半導体回
路である。 三信号入力OR回路３０は、三入力信号のうち
いずれかの一信号あるいは二信号あるいは三信号
共にvHの場合、出力信号vNにvHを生じ、三入力信
号にいずれもvLの場合にvNにvLを生じる半導体回
路である。 第６図における同時同極判別回路３１Ａの動作
を第１０図で説明する。同図ａにおいて、入力信
号v1に対する２５Ａ，２６Ａの出力信号をそれぞ
れv01 +，v01 -、入力信号v2に対する２５Ｂ，２６
Ｂの出力信号をそれぞれv02 +，v02 -、AND回路
２７Ａ，２７Ｂの出力信号をそれぞれv0 +，v0 -と
する。 入力二信号v1，v2が同時同極である場合、第１
０図ｂに示すように、v01 +とv02 +とはほぼ同期し
てvHを生じて、v0 +＝vHを生じる。同様にv01 -と
v02 -ともほぼ同期してvHを生じて、v0 -＝vNを生
じる。OR回路２８Ａには二信号v0 +，v0 -が入力
し、出力v0はv0＝vHを生じる。 他方、入力信号v1，v2が同時異極である場合、
第１０図ｃに示すように、v01 +とv02 +とには180
度の位相差があつて、v0 +＝vLを生じる。 同様に、v01 -とv02 -とにも180度の位相差があ
つて、v0 -＝vLを生じる。よつて、第１０図ａに
おける出力信号v0が、v0＝vHの場合はv1，v2が同
時同極、v0＝vLの場合はv1，v2は同時異極であ
る。 同様に第６図において回路３１Ｂはv2とv3とが
同時同極か否かを判別する効果がある。 第６図における同時異極判別回路３２の動作を
第１１図で説明する。同図ａにおいて、入力信号
v4に対する２５Ｄ，２６Ｄの出力信号をそれぞれ
v04 +，v04 -、入力信号v5に対する２５Ｅ，２６Ｅ
の出力信号をそれぞれv05 +，v05 -、排他的OR回
路２９Ａ，２９Ｂの出力信号をそれぞれv0 +，v0 -
とする。 入力二信号v4，v5が同時同極である場合、第１
１図ｂに示すように、v04 +とv05 +とはほぼ同期し
て共にvH、共にvLを生じて、v0 +＝vLを生じる。
同様にv04 -とv05 -ともほぼ同期して共にvH、共に
vLを生じて、v0 -＝vLを生じる。OR回路２８Ｃに
は二信号v0 +，v0 -が入力し、出力信号v0＝vLを生
じる。 他方、入力信号v4，v5が同時異極である場合、
第１１図ｃに示すように、v04 +とv05 +には180゜の
位相差があるため片方がvHならば他方はvLであつ
て、v0 +＝vHを生じる。同様にv0 -＝vHを生じる。
よつてv0＝vHを生じる。よつて第１１図ａにおけ
る出力信号v0がv0＝vHの場合はv4，v5は同時異
極、v0＝vLの場合は同時同極である。 第６図において、OR回路２８Ａ，２８Ｂ，２
８Ｃのそれぞれの出力信号のいずれかがvHの場
合、OR回路３０の出力信号vNはvN＝vHを生じる。 第４図におけるゲート回路１６の一実施例を第
１２図に示す。同図はCMOSトランジスタを応
用した半導体回路であり、VDD，VSSはそれぞれ
半導体回路に加える直流電圧である。端子４３に
論理回路１５の出力信号vNを加え、端子４４にア
ナログ信号v1を加え、端子４５に抵抗４６を結線
する。同図の半導体回路は、vN＝vLの場合端子４
４と４５間が導通状態になる。vN＝vHの場合端子
４４と４５間は非導通状態になる。この半導体回
路によるスイツチでは信号入力からスイツチがオ
ンするまでの遅れ時間は数十ナノ秒〜数百ナノ秒
程度であり、高速度でスイツチをオン、オフでき
る解決がある。よつて第１２図でvN＝vLの場合に
v1が抵抗４６の端子間に生じ、vN＝vHの場合にv1
は抵抗４６の端に伝わらない効果がある。 第４図に示した部分放電測定器には従来から使
われている部分放電測定器、波高分析器あるいは
エレクトリツクパルスカウンターなどを使える。 第１３図は、本発明の他の実施例を示すもの
で、第２図と異なるループアンテナ９，１０が省
略された点である。この実施例は、空間結合雑音
を生じない高電圧部分放電回路に適用できる。こ
の試験回路の一実施例を第１４図に示す。金属タ
ンク４８に収納された試料４７の高電圧端子はコ
ンデンサブツシング４９で外部に引出され、低電
圧端子はリード線５１を経て引出し端子５０で金
属タンクの外部に引出される。結合キヤパシタン
スは、コンデンサブツシング４９の中心導体と金
属タンクとの間の静電容量が使われる。金属タン
ク４８の電位は大地電位と等電位ではない。本実
施例によれば、試験回路に空間結合雑音を生じな
いのでループアンテナ９，１０を省略できるこ
と、コンデンサブツシング４９や金属タンク４８
に発生するコロナ放電を除去できる効果がある。 第１５図は、本発明による論理回路１５の他の
実施例を示すもので、第６図と異なるのは、部分
放電か雑音かを判別する論理式を変更し、部分放
電信号の場合に部分放電であることを表示する出
力信号を発生するようなワイアードロジツク回路
にした点である。同図において、三信号入力
AND回路５５の動作は、三信号がすべてvHの場
合出力信号がvH、三信号のいずれかにvLがある場
合やすべてvLの場合出力信号がvLになる半導体回
路である。 第１表によれば、信号源が部分放電である条件
として、v1とv2が同時刻で異極性であること、v2
とv3が同時刻で異極性であること、v4とv5とが同
時刻で同極性であることなどの三条件が同時刻に
満足されることである。第１５図における同時異
極判別回路５６Ａ，５６Ｂは、第６図における回
路３２と同一構成であり、それぞれv1，v2および
v2，v3が同時刻で異極性か否かが判別される。同
時同極判別回路５７は第６図における回路３１Ａ
と同一構成であり、v4，v5が同時刻で同極性か否
かが判別される。AND回路５５の出力信号vSは、
５６Ａ，５６Ｂ，５７の出力信号がすべてvHの場
合にのみvS＝vHになり、これ以外の場合はvS＝vL
である。本実施例では部分放電の場合にのみvS＝
vHであり、雑音の場合が無信号の場合はvS＝vLで
ある。この場合第１２図に示したゲート回路の動
作は、端子４３にvSを加えた場合、vS＝vHでは端
子４４と４５の間が導通状態、vS＝vLでは端子４
４と４５の間を非導通状態になるよう変更すれば
良い。第１５図の実施例では、信号v1，v2，v3，
v4，v5の位相がやや不揃いでも信号と雑音の分離
が一層確実に行なえる効果がある。 本発明によれば、高電圧部分放電試験において
部分放電測定の障害になる電源雑音、印加線コロ
ナ、結合キヤパシタンスコロナおよび空間結合雑
音などの各種雑音が生じても個々のパルスに対し
各種雑音か部分放電信号かの判定をして雑音の場
合除去されるので、部分放電信号を正確に計測で
きる効果がある。
図に示す。信号検出部１３は、検出インピーダン
ス５，６，７，１１，１２およびそれらの周辺回
路が金属板で空間的に仕切られて配置され、シー
ルドボツクス１８の内部に一括収納されて構成さ
れる。第５図では信号v1の検出回路のみを示し、
他信号v2〜v5の検出回路は同一回路構成であるた
め図示を省略した。第５図において、信号v1の入
力側に放電ギヤツプ２０、ツエナーダイオード２
１Ａ，２１Ｂおよびバンドパスフイルタ２２を接
続し、バンドパスフイルタの出力側に検出抵抗５
を接続する。検出抵抗５の端子電圧を前置増幅器
２３で増幅する。信号v1は同軸ケーブルコネクタ
１９，２４でそれぞれ入力および出力される。信
号v1〜v5の検出回路をシールドボツクス１８に一
括収納することにより試験回路の一点アースが容
易に行なえて、雑音が入りにくい効果がある。第
４図において信号検出部１３とゲインコントロー
ル部１４を結ぶ高周波ケーブルは複数本の同軸ケ
ーブルを一括集束して外周部を導体シースで被覆
するようにする。 これにより、信号検出部１３とゲインコントロ
ール部１４との間に長尺であつても雑音が入りに
くい効果がある。 ゲインコントロール部１４は、広帯域抵抗減衰
器と広帯域高利得の主増幅器からなる信号処理系
を五系統内蔵して構成される。ゲインコントロー
ル部１４は、アナログ入力信号を次段の論理回路
１５を駆動できる電圧値に増幅する。一実施例と
して、主増幅器出力側の熱雑音レベルを100mV
以下に保持し、アナログ入力信号を少なくとも
100mV以上に増幅するようにして、半導体回路
で構成された論理回路を容易に駆動することがで
きる。更に、抵抗減衰器や主増幅器にはそれぞれ
同一性能器を使うことにより、ゲインコントロー
ル部１４を通過する五信号v1，v2，v3，v4，v5間
の位相関係を相対的に不変に保てる効果がある。 本発明による論理回路の一実施例を第６図に示
す。その論理回路は、５チヤンネルアナログ信号
v1，v2，v3，v4，v5のうちで指定された二信号の
極性が指定された組合せに等しい場合に一定レベ
ルの信号を出力するワイアードロジツク回路であ
る。すなわち二信号v1，v2あるいはv2，v3におい
て、いずれかの組に同時刻で同極性になる場合
か、v4とv5が同時刻で異極性になる場合を雑音を
表示する信号を出力する。この回路は、正半波パ
ルス発生回路２５Ａ，２５Ｂ，２５Ｃ，２５Ｄ，
２５Ｅ、負半波パルス発生回路２６Ａ，２６Ｂ，
２６Ｃ，２６Ｄ，２６Ｅ、二信号入力AND回路
２７Ａ，２７Ｂ，２７Ｃ，２７Ｄ、二信号入力
OR回路２８Ａ，２８Ｂ，２８Ｃ、排他的OR回
路２９Ａ，２９Ｂおよび三信号入力OR回路３０
とで構成される。点線３１Ａ，３１Ｂで囲まれた
回路はそれぞれv1，v2およびv2，v3が同時刻で同
極性か否かを判別する同時同極判別回路である。
点線３２で囲まれた回路はv4とv5とが同時刻で同
極性か否かを判別する同時異極性判別回路であ
る。以下にこれらの動作を説明する。 まず第７図において、入力信号vioに対する正
半波パルス発生回路２５Ａ、負半波パルス発生回
路２６Ａの出力信号をそれぞれv+、v-とする。
例えば、vio波形が第８図ａに示す減衰振動の場
合v+は同図ｂに示すように、vio＞Δvの期間では
高いレベルvH、vio＜Δvの期間中では低い電圧レ
ベルvLにそれぞれ等しい方形波である。 v-は、同図ｃに示すように、vio＜−Δvの期間
中ではvH，vio＞−Δvの期間中ではvLにそれぞれ
等しい方形波である。なおΔvは２５Ａ，２６Ａ
に付属した回路で発生する。レベルvH，vLはそれ
ぞれ一定直流電圧で、vHはしきい値1.4V以上の
値で例えば4.8V、vLはしきい値1.2V以下の値で
例えば0.2Vなどを使う。Δvはゲインコントロー
ル１４で発生する増幅器の雑音レベルより高く設
定することで増幅器雑音を除去できる効果があ
る。また２５Ａ，２６Ａはそれぞれvioの正半波、
負半波にほぼ同期して電圧vHを発生する効果をも
つ、正半波パルス発生回路２５Ａの一実施例を第
９図に示す。２５Ａはパルストランス３３と演算
増幅回路２４で構成される。二次巻線の中性点を
接地されたパルストランス３３は周波数帯域10k
Hz〜10MHzにわたり一定な変圧比をもつ広帯域変
圧器である。一次電圧Vioを加えると、二次巻線
の端子Ａ，Ｂの電位はそれぞれ−vio、＋vioにな
る。抵抗３３Ａ，３３Ｂ，３３Ｃはそれぞれパル
ストランスの整合抵抗である。演算増幅器３５の
一入力端子に抵抗３６を介して−vioを加え、＋入
力端子に抵抗３７を介して接地電位を与える。直
流電圧Vccを可変抵抗３８で分圧して得られた電
圧Δvを抵抗３９を介して演算増幅器３５の−入
力端子に加える。また−入力端子と出力端子との
間に抵抗４０、ダイオード４１を並列に接続す
る。演算増幅回路３４の出力電圧v+は、vio＞Δv
の場合にv+＝vH、vio≦Δvの場合にv+＝vLを生じ
るようにできる。 負半波パルス発生回路２６Ａはパルストランス
３３でＢ点電位を入力信号とし演算増幅器回路４
２に加えて構成される。この場合演算増幅器回路
４２は３４と同一な回路構成である。なお、第９
図でパルストランス３３の代りに演算増幅器で信
号位相を反転しても良い。 二信号入力AND回路２７Ａ〜２７Ｄは、入力
二信号が共にvHである場合は出力信号vHを生じ、
入力二信号のいずれかあるいは共にvLの場合は出
力信号vLを生ずる半導体回路である。 二信号入力OR回路２８Ａ〜２８Ｃは、入力二
信号のいずれかあるいは共にvHである場合に出力
信号vHを生じ、入力二信号が共にvLの場合に出力
信号vLを生ずる半導体回路である。 排他的OR回路２９Ａ，２９Ｂは、二入力信号
が共にvLの場合出力信号vLを生じ、二入力信号の
一方がvH、他方がvLの場合出力信号がvH、二入力
信号が共にvHの場合出力信号がvLになる半導体回
路である。 三信号入力OR回路３０は、三入力信号のうち
いずれかの一信号あるいは二信号あるいは三信号
共にvHの場合、出力信号vNにvHを生じ、三入力信
号にいずれもvLの場合にvNにvLを生じる半導体回
路である。 第６図における同時同極判別回路３１Ａの動作
を第１０図で説明する。同図ａにおいて、入力信
号v1に対する２５Ａ，２６Ａの出力信号をそれぞ
れv01 +，v01 -、入力信号v2に対する２５Ｂ，２６
Ｂの出力信号をそれぞれv02 +，v02 -、AND回路
２７Ａ，２７Ｂの出力信号をそれぞれv0 +，v0 -と
する。 入力二信号v1，v2が同時同極である場合、第１
０図ｂに示すように、v01 +とv02 +とはほぼ同期し
てvHを生じて、v0 +＝vHを生じる。同様にv01 -と
v02 -ともほぼ同期してvHを生じて、v0 -＝vNを生
じる。OR回路２８Ａには二信号v0 +，v0 -が入力
し、出力v0はv0＝vHを生じる。 他方、入力信号v1，v2が同時異極である場合、
第１０図ｃに示すように、v01 +とv02 +とには180
度の位相差があつて、v0 +＝vLを生じる。 同様に、v01 -とv02 -とにも180度の位相差があ
つて、v0 -＝vLを生じる。よつて、第１０図ａに
おける出力信号v0が、v0＝vHの場合はv1，v2が同
時同極、v0＝vLの場合はv1，v2は同時異極であ
る。 同様に第６図において回路３１Ｂはv2とv3とが
同時同極か否かを判別する効果がある。 第６図における同時異極判別回路３２の動作を
第１１図で説明する。同図ａにおいて、入力信号
v4に対する２５Ｄ，２６Ｄの出力信号をそれぞれ
v04 +，v04 -、入力信号v5に対する２５Ｅ，２６Ｅ
の出力信号をそれぞれv05 +，v05 -、排他的OR回
路２９Ａ，２９Ｂの出力信号をそれぞれv0 +，v0 -
とする。 入力二信号v4，v5が同時同極である場合、第１
１図ｂに示すように、v04 +とv05 +とはほぼ同期し
て共にvH、共にvLを生じて、v0 +＝vLを生じる。
同様にv04 -とv05 -ともほぼ同期して共にvH、共に
vLを生じて、v0 -＝vLを生じる。OR回路２８Ｃに
は二信号v0 +，v0 -が入力し、出力信号v0＝vLを生
じる。 他方、入力信号v4，v5が同時異極である場合、
第１１図ｃに示すように、v04 +とv05 +には180゜の
位相差があるため片方がvHならば他方はvLであつ
て、v0 +＝vHを生じる。同様にv0 -＝vHを生じる。
よつてv0＝vHを生じる。よつて第１１図ａにおけ
る出力信号v0がv0＝vHの場合はv4，v5は同時異
極、v0＝vLの場合は同時同極である。 第６図において、OR回路２８Ａ，２８Ｂ，２
８Ｃのそれぞれの出力信号のいずれかがvHの場
合、OR回路３０の出力信号vNはvN＝vHを生じる。 第４図におけるゲート回路１６の一実施例を第
１２図に示す。同図はCMOSトランジスタを応
用した半導体回路であり、VDD，VSSはそれぞれ
半導体回路に加える直流電圧である。端子４３に
論理回路１５の出力信号vNを加え、端子４４にア
ナログ信号v1を加え、端子４５に抵抗４６を結線
する。同図の半導体回路は、vN＝vLの場合端子４
４と４５間が導通状態になる。vN＝vHの場合端子
４４と４５間は非導通状態になる。この半導体回
路によるスイツチでは信号入力からスイツチがオ
ンするまでの遅れ時間は数十ナノ秒〜数百ナノ秒
程度であり、高速度でスイツチをオン、オフでき
る解決がある。よつて第１２図でvN＝vLの場合に
v1が抵抗４６の端子間に生じ、vN＝vHの場合にv1
は抵抗４６の端に伝わらない効果がある。 第４図に示した部分放電測定器には従来から使
われている部分放電測定器、波高分析器あるいは
エレクトリツクパルスカウンターなどを使える。 第１３図は、本発明の他の実施例を示すもの
で、第２図と異なるループアンテナ９，１０が省
略された点である。この実施例は、空間結合雑音
を生じない高電圧部分放電回路に適用できる。こ
の試験回路の一実施例を第１４図に示す。金属タ
ンク４８に収納された試料４７の高電圧端子はコ
ンデンサブツシング４９で外部に引出され、低電
圧端子はリード線５１を経て引出し端子５０で金
属タンクの外部に引出される。結合キヤパシタン
スは、コンデンサブツシング４９の中心導体と金
属タンクとの間の静電容量が使われる。金属タン
ク４８の電位は大地電位と等電位ではない。本実
施例によれば、試験回路に空間結合雑音を生じな
いのでループアンテナ９，１０を省略できるこ
と、コンデンサブツシング４９や金属タンク４８
に発生するコロナ放電を除去できる効果がある。 第１５図は、本発明による論理回路１５の他の
実施例を示すもので、第６図と異なるのは、部分
放電か雑音かを判別する論理式を変更し、部分放
電信号の場合に部分放電であることを表示する出
力信号を発生するようなワイアードロジツク回路
にした点である。同図において、三信号入力
AND回路５５の動作は、三信号がすべてvHの場
合出力信号がvH、三信号のいずれかにvLがある場
合やすべてvLの場合出力信号がvLになる半導体回
路である。 第１表によれば、信号源が部分放電である条件
として、v1とv2が同時刻で異極性であること、v2
とv3が同時刻で異極性であること、v4とv5とが同
時刻で同極性であることなどの三条件が同時刻に
満足されることである。第１５図における同時異
極判別回路５６Ａ，５６Ｂは、第６図における回
路３２と同一構成であり、それぞれv1，v2および
v2，v3が同時刻で異極性か否かが判別される。同
時同極判別回路５７は第６図における回路３１Ａ
と同一構成であり、v4，v5が同時刻で同極性か否
かが判別される。AND回路５５の出力信号vSは、
５６Ａ，５６Ｂ，５７の出力信号がすべてvHの場
合にのみvS＝vHになり、これ以外の場合はvS＝vL
である。本実施例では部分放電の場合にのみvS＝
vHであり、雑音の場合が無信号の場合はvS＝vLで
ある。この場合第１２図に示したゲート回路の動
作は、端子４３にvSを加えた場合、vS＝vHでは端
子４４と４５の間が導通状態、vS＝vLでは端子４
４と４５の間を非導通状態になるよう変更すれば
良い。第１５図の実施例では、信号v1，v2，v3，
v4，v5の位相がやや不揃いでも信号と雑音の分離
が一層確実に行なえる効果がある。 本発明によれば、高電圧部分放電試験において
部分放電測定の障害になる電源雑音、印加線コロ
ナ、結合キヤパシタンスコロナおよび空間結合雑
音などの各種雑音が生じても個々のパルスに対し
各種雑音か部分放電信号かの判定をして雑音の場
合除去されるので、部分放電信号を正確に計測で
きる効果がある。
第１図は従来の実施例、第２図は本発明の一実
施例、第３図は第２図の補足説明図、第４図は本
発明の一実施例の構成図、第５図、第６図はそれ
ぞれ本発明の構成部分の一実施例、第７図、第８
図は第６図の動作説明図、第９図は本発明の構成
部分の一実施例、第１０図、第１１図は第６図の
動作説明図、第１２図は本発明の構成部分の一実
施例、第１３、第１４図は本発明の他の実施例、
第１５図は本発明の別の実施例である。 １…高電圧電源、２…結合キヤパシタンス、３
…試料、５，６，７，１１，１２…検出インピー
ダンス、９，１０…ループアンテナ、８…電力
線、v1，v2，v3，v4，v5…検出信号、２０…放電
ギヤツプ、２１Ａ，２１Ｂ…ツエナーダイオー
ド、２２…バンドパスフイルタ、２３…前置増幅
器、１８…シールドボツクス、２５Ａ，２５Ｂ，
２５Ｃ，２５Ｄ，２５Ｅ…正半波パルス発生回
路、２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ…
負半波パルス発生回路、２７Ａ，２７Ｂ，２７
Ｃ，２７Ｄ…二信号入力AND回路、２８Ａ，２
８Ｂ，２８Ｃ…二信号入力OR回路、２９Ａ，２
９Ｂ…排他的OR回路、３０…三信号入力OR回
路、vN…３０の出力信号、vH…高い電圧レベル、
vL…低い電圧レベル、３３…パルストランス、３
５…演算増幅器、v01 +…２５Ａの出力信号、v01 -
…２６Ａの出力信号、v02 +…２５Ｂの出力信号、
v02 -…２６Ｂの出力信号、v0 +…２７Ａの出力信
号、v0 -…２７Ｂの出力信号、v0…２８Ａの出力
信号。
施例、第３図は第２図の補足説明図、第４図は本
発明の一実施例の構成図、第５図、第６図はそれ
ぞれ本発明の構成部分の一実施例、第７図、第８
図は第６図の動作説明図、第９図は本発明の構成
部分の一実施例、第１０図、第１１図は第６図の
動作説明図、第１２図は本発明の構成部分の一実
施例、第１３、第１４図は本発明の他の実施例、
第１５図は本発明の別の実施例である。 １…高電圧電源、２…結合キヤパシタンス、３
…試料、５，６，７，１１，１２…検出インピー
ダンス、９，１０…ループアンテナ、８…電力
線、v1，v2，v3，v4，v5…検出信号、２０…放電
ギヤツプ、２１Ａ，２１Ｂ…ツエナーダイオー
ド、２２…バンドパスフイルタ、２３…前置増幅
器、１８…シールドボツクス、２５Ａ，２５Ｂ，
２５Ｃ，２５Ｄ，２５Ｅ…正半波パルス発生回
路、２６Ａ，２６Ｂ，２６Ｃ，２６Ｄ，２６Ｅ…
負半波パルス発生回路、２７Ａ，２７Ｂ，２７
Ｃ，２７Ｄ…二信号入力AND回路、２８Ａ，２
８Ｂ，２８Ｃ…二信号入力OR回路、２９Ａ，２
９Ｂ…排他的OR回路、３０…三信号入力OR回
路、vN…３０の出力信号、vH…高い電圧レベル、
vL…低い電圧レベル、３３…パルストランス、３
５…演算増幅器、v01 +…２５Ａの出力信号、v01 -
…２６Ａの出力信号、v02 +…２５Ｂの出力信号、
v02 -…２６Ｂの出力信号、v0 +…２７Ａの出力信
号、v0 -…２７Ｂの出力信号、v0…２８Ａの出力
信号。
Claims (1)
- 【特許請求の範囲】 １ 直流あるいは交流の高電圧電源、結合キヤパ
シタンスおよび試料が互いに並列に結線されて構
成される高電圧部分放電試験回路において、高電
圧電源、結合キヤパシタンス、試料のそれぞれの
低圧側端子と大地電位との間三カ所に検出インピ
ーダンスを接続し、結合キヤパシタンスと試料と
を一巡する電気回路の閉ループを含む平面上で閉
ループの内側と外側にそれぞれ導体線輪からなる
ループアンテナを配置し、これらのアンテナの出
力端に検出インピーダンスを接続し、計五カ所の
検出インピーダンスにより同時に五信号を検出す
るようにしたことを特徴とする部分放電測定用雑
音除去装置。 ２ 特許請求の範囲第１項において、金属板で互
いに空間を仕切つて配置された五個の検出インピ
ーダンスをそれぞれ同一のシールドボツクス内に
収納し、かつ高電圧部分放電試験回路の接地点を
シールドボツクスに選ぶことにより試験回路の一
点接地を行つたことを特徴とする部分放電測定用
雑音除去装置。 ３ 特許請求の範囲第１項において、結合キヤパ
シタンス、試料、高電圧電源にそれぞれ直列接続
された三個の検出インピーダンスにおける非接地
端子の電位をそれぞれv1，v2，v3とし、閉ループ
の内、外に対称に配置されたアンテナで検出され
た電圧をそれぞれv4，v5とした場合、５信号v1，
v2，v3，v4，v5の同時刻における電圧極性の組合
せが雑音における組合せに等しい場合は雑音を表
示した電気信号を発生し、信号における組合せに
等しい場合は信号を表示した電気信号を発生する
論理回路をもつことを特徴とする部分放電測定用
雑音除去装置。 ４ 特許請求の範囲第３項において、論理回路の
入力５信号が５チヤンネルの同一性能の検出器、
広帯域抵抗減衰器、広帯域増幅により少なくとも
100mV以上に増幅されたことを特徴とする部分
放電測定用雑音除去装置。 ５ 特許請求の範囲第３項において、５信号v1，
v2，v3，v4，v5における二信号の組合せ（v1，
v2）、（v2，v3）のいずれかに同時刻で同極性にな
る組合せがある場合、あるいは（V4，V5）が同
時刻で異極性である場合に雑音を表示する電気信
号を発生し、二信号の上記組合せのいずれにも同
時刻で上記した極性の組合せにならない場合に信
号を表示する電気信号を発生する論理回路をもつ
ことを特徴とする部分放電測定用雑音除去装置。 ６ 特許請求の範囲第３項において、５信号v1，
v2，v3，v4，v5における二信号の組合せ（v1，
v2）、（v2，v3）、（v4，v5）において同時刻におけ
る相互の極性がそれぞれ異極性、異極性、同極性
である場合に信号を表示する電気信号を発生し、
上記の極性条件を除いた場合に雑音を表示する電
気信号を発生する論理回路をもつことを特徴とす
る部分放電測定用雑音除去装置。 ７ 特許請求の範囲第３項において、入力信号に
対しその波形の正極性の半周期と負極性の半周期
にそれぞれ同期させて正極性一定レベル方形波の
正半波パルスおよび負半波パルスを発生する演算
増幅器回路をもち、二信号の同時同極性判別にお
いては対応する二つの正半波パルスをAND回路
に入力し、対応する二つの負半波パルスをAND
回路に入力し、上記二つのAND回路の出力信号
を入力したOR回路の出力信号レベルの高低によ
り同時刻で同極か異極かを判別し、二信号の同時
異極性の判別においては対応する二つの正半波パ
ルスを排他的OR回路に入力し、対応する二つの
負半波パルスを排他的OR回路に入力し、上記二
つの排他的OR回路の出力信号レベルの高低によ
り同時刻で異極か同極かを判別し、上記した同時
同極判別回路や同時異極判別回路を並列に配置
し、これらの出力信号が入力された多信号入力
OR回路の出力信号の高低により雑音と信号とを
判別するようにして構成された論理回路をもつこ
とを特徴とする部分放電測定用雑音除去装置。 ８ 特許請求の範囲第１項において、二つのルー
プアンテナを除去することにより、計三カ所で同
時に三信号を検出するようにしたことを特徴とす
る部分放電測定用雑音除去装置。 ９ 特許請求の範囲第８項における高電圧電源、
結合キヤパシタンス、試料からなる高電圧部分放
電試験回路において、高電圧ブツシングを取付け
た金属タンクの内部に試料が収納され、試料の電
圧端子、低圧端子はそれぞれ高電圧ブツシング、
金属タンクを絶縁されて貫通する引出し端子に接
続され、高電圧ブツシングの中心導体と金属タン
ク間の静電容量を結合キヤパシタンスに代用し、
三個の検出インピーダンスをそれぞれ高電圧電源
の低圧側端子、金属タンク、金属タンク外部へ引
出された試料の低圧端子に結線されて構成された
高電圧部分放電試験回路により同時に三信号を検
出するようにしたことを特徴とする部分放電測定
用雑音除去装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1698981A JPS57132069A (en) | 1981-02-09 | 1981-02-09 | Noise eliminating device for measurement of partial discharge |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1698981A JPS57132069A (en) | 1981-02-09 | 1981-02-09 | Noise eliminating device for measurement of partial discharge |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57132069A JPS57132069A (en) | 1982-08-16 |
| JPH0156709B2 true JPH0156709B2 (ja) | 1989-12-01 |
Family
ID=11931433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1698981A Granted JPS57132069A (en) | 1981-02-09 | 1981-02-09 | Noise eliminating device for measurement of partial discharge |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57132069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104345252A (zh) * | 2013-08-05 | 2015-02-11 | 青岛菲特电器科技有限公司 | 可控电抗器感应耐压试验电源装置 |
| CN104375062A (zh) * | 2013-08-13 | 2015-02-25 | 青岛菲特电器科技有限公司 | 一种可控电抗器感应耐压试验电源装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101087504B1 (ko) | 2010-10-05 | 2011-11-29 | (주) 제노맥스 | 다이오드 소자의 ａｃ 전원성 노이즈 측정 장치 및 방법 |
-
1981
- 1981-02-09 JP JP1698981A patent/JPS57132069A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104345252A (zh) * | 2013-08-05 | 2015-02-11 | 青岛菲特电器科技有限公司 | 可控电抗器感应耐压试验电源装置 |
| CN104375062A (zh) * | 2013-08-13 | 2015-02-25 | 青岛菲特电器科技有限公司 | 一种可控电抗器感应耐压试验电源装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57132069A (en) | 1982-08-16 |
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