JPH0153943B2 - - Google Patents
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- JPH0153943B2 JPH0153943B2 JP58171695A JP17169583A JPH0153943B2 JP H0153943 B2 JPH0153943 B2 JP H0153943B2 JP 58171695 A JP58171695 A JP 58171695A JP 17169583 A JP17169583 A JP 17169583A JP H0153943 B2 JPH0153943 B2 JP H0153943B2
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- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Input From Keyboards Or The Like (AREA)
- Circuits Of Receivers In General (AREA)
Description
【発明の詳細な説明】
本発明は、データを機器に入力するためのデー
タ入力装置に関し、特に受信周波数を示すデータ
を受信機に入力するための装置に関する。
タ入力装置に関し、特に受信周波数を示すデータ
を受信機に入力するための装置に関する。
０から９までの10進数にそれぞれ対応した10個
のキースイツチを含んで形成されかつこれら10個
のキースイツチを押圧することにより対応する数
値を示すデータを発生するテンキーによつて受信
周波数の設定をなすように構成された受信機が既
に考案されている。かかる受信機においてテンキ
ーのキー操作によつて発生したデータを入力する
ために使用されている従来のデータ入力装置を第
１図に示す。第１図において、テンキー１におけ
るキースイツチKS0〜KS9の一端が接地されてい
る。これらキースイツチKS0〜KS9が押圧される
とキースイツチKS0〜KS9の他端にテンキー１の
キー操作によつて発生したデータに応じた低レベ
ル信号が発生する。これらキースイツチKS0〜
KS9の他端に発生した低レベル信号によつて示さ
れるデータはテンキー１の出力データとしてデー
タ入力装置２に供給される。データ入力装置２に
おいて、テンキー１の出力データはエンコーダ３
及びOR（論理和）回路４に供給される。エンコ
ーダ３は、テンキー１の出力データが供給される
と押圧されたキースイツチに対応しかつBCD
（Binary Coded Decimal）符号化されたデータ
を出力する構成となつている。このエンコーダ３
の出力データはレジスタ５に供給される。また、
OR回路４はテンキー１の出力データを示す低レ
ベル信号が発生したときパルスを発生する構成と
なつている。このOR回路４より出力されたパル
スは、レジスタ５及びバイナリカウンタ６の各ク
ロツク入力端子に供給される。レジスタ５は、エ
ンコーダ３の出力データを形成するビツト20〜23
にそれぞれ対応した信号が直列入力端子に供給さ
れる４つの４ビツトシフトレジスタで形成されて
いる。レジスタ５における４つの４ビツトシフト
レジスタには、OR回路４より出力されたパルス
がシフトクロツクとして供給されている。これら
４つの４ビツトシフトレジスタの互いに対応する
並列出力同士によつてBCD符号化された４桁の
データが形成されてRAM（Randum Access
Memory）７に供給される。ROM７の書込み指
令入力端子及びレジスタ５のクリヤ入力端子には
バイナリカウンタ６の計数値を示す出力データを
形成するビツトのうち最下位ビツトから数えて３
番目のビツト22に対応する信号すなわちバイナリ
カウンタ６の計数値が４になつたとき高レベルと
なる信号が供給されている。このビツト22に対応
する信号はバイナリカウンタ６のクリヤ入力端子
にも供給されている。RAM７より出力されるデ
ータは、局発信号を発生するPLL（フエイズ・ロ
ツクド・ループ）回路において当該局発信号の周
波数を可変制御するためのプログラマブル分周器
等からなるPLL制御回路８及び受信周波数を表
示する表示回路９に入力データとして供給され
る。
のキースイツチを含んで形成されかつこれら10個
のキースイツチを押圧することにより対応する数
値を示すデータを発生するテンキーによつて受信
周波数の設定をなすように構成された受信機が既
に考案されている。かかる受信機においてテンキ
ーのキー操作によつて発生したデータを入力する
ために使用されている従来のデータ入力装置を第
１図に示す。第１図において、テンキー１におけ
るキースイツチKS0〜KS9の一端が接地されてい
る。これらキースイツチKS0〜KS9が押圧される
とキースイツチKS0〜KS9の他端にテンキー１の
キー操作によつて発生したデータに応じた低レベ
ル信号が発生する。これらキースイツチKS0〜
KS9の他端に発生した低レベル信号によつて示さ
れるデータはテンキー１の出力データとしてデー
タ入力装置２に供給される。データ入力装置２に
おいて、テンキー１の出力データはエンコーダ３
及びOR（論理和）回路４に供給される。エンコ
ーダ３は、テンキー１の出力データが供給される
と押圧されたキースイツチに対応しかつBCD
（Binary Coded Decimal）符号化されたデータ
を出力する構成となつている。このエンコーダ３
の出力データはレジスタ５に供給される。また、
OR回路４はテンキー１の出力データを示す低レ
ベル信号が発生したときパルスを発生する構成と
なつている。このOR回路４より出力されたパル
スは、レジスタ５及びバイナリカウンタ６の各ク
ロツク入力端子に供給される。レジスタ５は、エ
ンコーダ３の出力データを形成するビツト20〜23
にそれぞれ対応した信号が直列入力端子に供給さ
れる４つの４ビツトシフトレジスタで形成されて
いる。レジスタ５における４つの４ビツトシフト
レジスタには、OR回路４より出力されたパルス
がシフトクロツクとして供給されている。これら
４つの４ビツトシフトレジスタの互いに対応する
並列出力同士によつてBCD符号化された４桁の
データが形成されてRAM（Randum Access
Memory）７に供給される。ROM７の書込み指
令入力端子及びレジスタ５のクリヤ入力端子には
バイナリカウンタ６の計数値を示す出力データを
形成するビツトのうち最下位ビツトから数えて３
番目のビツト22に対応する信号すなわちバイナリ
カウンタ６の計数値が４になつたとき高レベルと
なる信号が供給されている。このビツト22に対応
する信号はバイナリカウンタ６のクリヤ入力端子
にも供給されている。RAM７より出力されるデ
ータは、局発信号を発生するPLL（フエイズ・ロ
ツクド・ループ）回路において当該局発信号の周
波数を可変制御するためのプログラマブル分周器
等からなるPLL制御回路８及び受信周波数を表
示する表示回路９に入力データとして供給され
る。
以上の構成において、テンキー１におけるキー
スイツチKS0〜KS9が押圧操作されるとOR回路
４よりパルスが出力されてレジスタ５においてデ
ータが１桁分シフトされたのちエンコーダ３の出
力データが最下位桁を形成するように記憶され
る。また、それと同時にバイナリカウンタ６がカ
ウントアツプする。このバイナリカウンタ６の計
数値が４になるとビツト22に対応する出力信号が
高レベルとなつてバイナリカウンタ６の計数値が
クリヤされて零に戻る。このため、バイナリカウ
ンタ６のビツト22に対応する出力信号は、バイナ
リカウンタ６における信号伝達時間
（propagation delay time）に応じた極めて短い
時間幅を有する正のパルスとなる。この正のパル
スの発生時すなわち立上り時にRAM７に書込み
指令がなされてレジスタ５に一時記憶されている
BCD符号化された４桁のデータが書込まれる。
こののち、正のパルスの消滅時すなわち立下り時
にレジスタ５の記憶内容がクリヤされる。
スイツチKS0〜KS9が押圧操作されるとOR回路
４よりパルスが出力されてレジスタ５においてデ
ータが１桁分シフトされたのちエンコーダ３の出
力データが最下位桁を形成するように記憶され
る。また、それと同時にバイナリカウンタ６がカ
ウントアツプする。このバイナリカウンタ６の計
数値が４になるとビツト22に対応する出力信号が
高レベルとなつてバイナリカウンタ６の計数値が
クリヤされて零に戻る。このため、バイナリカウ
ンタ６のビツト22に対応する出力信号は、バイナ
リカウンタ６における信号伝達時間
（propagation delay time）に応じた極めて短い
時間幅を有する正のパルスとなる。この正のパル
スの発生時すなわち立上り時にRAM７に書込み
指令がなされてレジスタ５に一時記憶されている
BCD符号化された４桁のデータが書込まれる。
こののち、正のパルスの消滅時すなわち立下り時
にレジスタ５の記憶内容がクリヤされる。
以上の如き動作によつてテンキー１のキースイ
ツチKS0〜KS9を受信周波数を示すデータの最上
位桁に対応するキースイツチから順次４回押圧す
ることによつて最上位桁から順次１桁ずつ発生し
た４桁のデータがレジスタ５に一時記憶されたの
ちRAM７に全桁同時に書込まれてPLL制御回路
８及び表示回路９等の機器各部へのデータの入力
がなされる。
ツチKS0〜KS9を受信周波数を示すデータの最上
位桁に対応するキースイツチから順次４回押圧す
ることによつて最上位桁から順次１桁ずつ発生し
た４桁のデータがレジスタ５に一時記憶されたの
ちRAM７に全桁同時に書込まれてPLL制御回路
８及び表示回路９等の機器各部へのデータの入力
がなされる。
以上の如き従来のデータ入力装置を使用した受
信機においては受信周波数が３桁の場合にも４桁
の場合と同様にテンキー１のキースイツチKS0〜
KS9を４回押圧しなければ受信周波数の設定がで
きず操作性が悪かつた。すなわち、例えばTBS
局の周波数（954kHz）を受信周波数として設定
したい場合にはキースイツチKS0〜KS9のうち数
値０、９、５、４にそれぞれ対応する４つのキー
スイツチを順次押圧する必要があつた。
信機においては受信周波数が３桁の場合にも４桁
の場合と同様にテンキー１のキースイツチKS0〜
KS9を４回押圧しなければ受信周波数の設定がで
きず操作性が悪かつた。すなわち、例えばTBS
局の周波数（954kHz）を受信周波数として設定
したい場合にはキースイツチKS0〜KS9のうち数
値０、９、５、４にそれぞれ対応する４つのキー
スイツチを順次押圧する必要があつた。
そこで、本発明の目的は入力したいデータの桁
数と同数回以下のキー入力操作によつてデータを
機器に入力することができるデータ入力装置を提
供することである。
数と同数回以下のキー入力操作によつてデータを
機器に入力することができるデータ入力装置を提
供することである。
本発明によるデータ入力装置は、最上位桁から
１桁ずつ順次発生する複数桁のデータを発生した
桁から順に１桁ずつ記憶する記憶手段と、前記複
数桁のデータの桁数する計数する計数手段と、前
記記憶手段の記憶内容によつて前記複数桁のデー
タの最下位桁の内容と同一内容の１桁のデータを
発生する最下位桁発生手段とを含み、前記計数手
段の計数値が前記複数桁のデータの桁数より１つ
小さい値に等しくなつたとき前記１桁のデータを
前記記憶手段に記憶されているデータに最下位桁
を形成するように付加して得られるデータを全桁
同時に出力して最下位桁の内容が最下位桁を除く
他の桁の内容によつて特定し得るデータをこのデ
ータの桁数と同数回以下のキー入力操作により入
力できるようにした構成となつている。
１桁ずつ順次発生する複数桁のデータを発生した
桁から順に１桁ずつ記憶する記憶手段と、前記複
数桁のデータの桁数する計数する計数手段と、前
記記憶手段の記憶内容によつて前記複数桁のデー
タの最下位桁の内容と同一内容の１桁のデータを
発生する最下位桁発生手段とを含み、前記計数手
段の計数値が前記複数桁のデータの桁数より１つ
小さい値に等しくなつたとき前記１桁のデータを
前記記憶手段に記憶されているデータに最下位桁
を形成するように付加して得られるデータを全桁
同時に出力して最下位桁の内容が最下位桁を除く
他の桁の内容によつて特定し得るデータをこのデ
ータの桁数と同数回以下のキー入力操作により入
力できるようにした構成となつている。
以下、本発明の実施例につき第２図を参照して
詳細に説明する。
詳細に説明する。
第２図に示す如く、本発明によるデータ入力装
置２においてエンコーダ３、OR回路４、レジス
タ５、バイナリカウンタ６及びRAM７は第１図
の装置と同様に接続されている。しかしながら本
発明によるデータ入力装置２においてはレジスタ
５は、４つの３ビツトシフトレジスタで形成され
ている。エンコーダ２の出力データを形成する各
ビツト20〜23はそれぞれ４つの３ビツトシフトレ
ジスタの各直列入力端子に供給される。これら４
つの３ビツトシフトレジスタの互いに対応する並
列出力同士によつてBCD符号化された３桁のデ
ータが形成されてRAM７及び最下位桁発生回路
１０に供給される。最下位桁発生回路１０は、例
えばレジスタ５より出力された３桁のデータがア
ドレス入力端子に供給されたROM（Read Only
Memory）からなつている。このROMにおける
レジスタ５より出力されたデータによつて指定さ
れる記憶場合にはレジスタ５の出力データによつ
て特定され得る最下位桁の内容と同一内容の１桁
のBCD符号化されたデータが予め格納されてい
る。この最下位桁発生回路１０より出力された１
桁のデータは、レジスタ５より出力されたデータ
と共にRAM７に供給されて最下位桁を形成す
る。RAM７の書込み指令入力端子及びレジスタ
５のクリヤ入力端子にはバイナリカウンタ６より
計数値が３になつたとき高レベルになる信号ａが
供給されている。バイナリカウンタ６は、例えば
計数値を示すデータを形成するビツトのうち最下
位ビツト及びこの最下位ビツトの次のビツトにそ
れぞれ対応する信号を入力とするAND（論理和）
ゲートを含んで形成されており、このANDゲー
トより信号ａが出力される。このバイナリカウン
タ６より出力された信号ａは、遅延回路１１によ
つて所定時間遅延されたのちバイナリカウンタ６
のクリヤ入力端子に供給される。
置２においてエンコーダ３、OR回路４、レジス
タ５、バイナリカウンタ６及びRAM７は第１図
の装置と同様に接続されている。しかしながら本
発明によるデータ入力装置２においてはレジスタ
５は、４つの３ビツトシフトレジスタで形成され
ている。エンコーダ２の出力データを形成する各
ビツト20〜23はそれぞれ４つの３ビツトシフトレ
ジスタの各直列入力端子に供給される。これら４
つの３ビツトシフトレジスタの互いに対応する並
列出力同士によつてBCD符号化された３桁のデ
ータが形成されてRAM７及び最下位桁発生回路
１０に供給される。最下位桁発生回路１０は、例
えばレジスタ５より出力された３桁のデータがア
ドレス入力端子に供給されたROM（Read Only
Memory）からなつている。このROMにおける
レジスタ５より出力されたデータによつて指定さ
れる記憶場合にはレジスタ５の出力データによつ
て特定され得る最下位桁の内容と同一内容の１桁
のBCD符号化されたデータが予め格納されてい
る。この最下位桁発生回路１０より出力された１
桁のデータは、レジスタ５より出力されたデータ
と共にRAM７に供給されて最下位桁を形成す
る。RAM７の書込み指令入力端子及びレジスタ
５のクリヤ入力端子にはバイナリカウンタ６より
計数値が３になつたとき高レベルになる信号ａが
供給されている。バイナリカウンタ６は、例えば
計数値を示すデータを形成するビツトのうち最下
位ビツト及びこの最下位ビツトの次のビツトにそ
れぞれ対応する信号を入力とするAND（論理和）
ゲートを含んで形成されており、このANDゲー
トより信号ａが出力される。このバイナリカウン
タ６より出力された信号ａは、遅延回路１１によ
つて所定時間遅延されたのちバイナリカウンタ６
のクリヤ入力端子に供給される。
以上の構成において、テンキー１の操作によつ
て9kHzおきの値に定められているAM局の受信周
波数を示す４桁のデータを入力するためにキース
イツチKS0〜KS9を４桁のデータの最上位桁に対
応するキースイツチから順に３回押圧操作する
と、第１図の装置と同様にしてレジスタ５に受信
周波数を示す４桁のデータを形成する上位３桁が
記憶される。このレジスタ５に記憶されたデータ
が最下位桁発生回路１０に供給される。ここで、
最下位桁発生回路１０としてのROMにおけるレ
ジスタ５の出データによつて指定される記憶場所
に受信周波数を示す４桁のデータの最下位桁の内
容と同一内容の１桁のデータが予め書込まれてい
るものとする。尚、このとき最下位桁の内容が０
及び９のうちいずれか一方となつて最下位桁の内
容をレジスタ５の出力データによつて特定できな
い場合があるが、この場合には０が書込まれてい
るものとする。そうすると、この最下位桁発生回
路１０の出力とデータとレジスタ５の出力データ
とによつて受信周波数を示す４桁のデータが形成
されてRAM７に供給される。
て9kHzおきの値に定められているAM局の受信周
波数を示す４桁のデータを入力するためにキース
イツチKS0〜KS9を４桁のデータの最上位桁に対
応するキースイツチから順に３回押圧操作する
と、第１図の装置と同様にしてレジスタ５に受信
周波数を示す４桁のデータを形成する上位３桁が
記憶される。このレジスタ５に記憶されたデータ
が最下位桁発生回路１０に供給される。ここで、
最下位桁発生回路１０としてのROMにおけるレ
ジスタ５の出データによつて指定される記憶場所
に受信周波数を示す４桁のデータの最下位桁の内
容と同一内容の１桁のデータが予め書込まれてい
るものとする。尚、このとき最下位桁の内容が０
及び９のうちいずれか一方となつて最下位桁の内
容をレジスタ５の出力データによつて特定できな
い場合があるが、この場合には０が書込まれてい
るものとする。そうすると、この最下位桁発生回
路１０の出力とデータとレジスタ５の出力データ
とによつて受信周波数を示す４桁のデータが形成
されてRAM７に供給される。
一方、レジスタ５上位３桁が記憶された時、バ
イナリカウンタ６の計数値が３になつて信号ａが
発生する。この信号ａが遅延回路１１を介してバ
イナリカウンタ６のクリヤ入力端子に供給される
とバイナリカウンタ６の計数値がクリヤされて信
号ａが消滅する。従つて、信号ａは遅延回路１１
における信号遅延時間にほぼ等しい時間に亘つて
存在する信号となる。この信号ａの立上り時すな
わち信号ａの発生時にRAM７に書込み指令がな
されて受信周波数を示す４桁のデータがRAM７
に書込まれる。こののち、信号ａの立下り時すな
わち信号ａの消滅時にレジスタ５の記憶内容がク
リヤされる。
イナリカウンタ６の計数値が３になつて信号ａが
発生する。この信号ａが遅延回路１１を介してバ
イナリカウンタ６のクリヤ入力端子に供給される
とバイナリカウンタ６の計数値がクリヤされて信
号ａが消滅する。従つて、信号ａは遅延回路１１
における信号遅延時間にほぼ等しい時間に亘つて
存在する信号となる。この信号ａの立上り時すな
わち信号ａの発生時にRAM７に書込み指令がな
されて受信周波数を示す４桁のデータがRAM７
に書込まれる。こののち、信号ａの立下り時すな
わち信号ａの消滅時にレジスタ５の記憶内容がク
リヤされる。
以上の如き動作によつてキースイツチKS0〜
KS9を受信周波数を示す４桁のデータの最上位桁
に対応するものから順に３回押圧操作することに
よつて発生した３桁のデータに基づいて当該４桁
のデータが生成される。この４桁のデータが
RAM７に全桁同時に書込まれてPLL制御回路８
及び表示回路９の機器各部へのデータの入力がな
される。従つて、例えば日本放送（1242kHz）を
受信したい場合には上位３桁を形成する数値１、
２、４にそれぞれ対応するキースイツチを順次押
圧することにより４桁のデータ「1242」が入力さ
れて受信周波数が1242kHzに設定されるようにす
ることができる。また、540kHzの放送局を受信
したい場合には数値０、５、４にそれぞれ対応す
るキースイツチを順次押圧することによりデータ
「540」が入力されて受信周波数が540kHzに設定
されるようにすることができる。尚、549kHzの
放送局を受信したい場合には受信周波数を540k
Hzに設定したのち受信周波数を可変制御するため
に別途設けられた操作スイツチを操作して受信周
波数を9kHz上昇させればよい。
KS9を受信周波数を示す４桁のデータの最上位桁
に対応するものから順に３回押圧操作することに
よつて発生した３桁のデータに基づいて当該４桁
のデータが生成される。この４桁のデータが
RAM７に全桁同時に書込まれてPLL制御回路８
及び表示回路９の機器各部へのデータの入力がな
される。従つて、例えば日本放送（1242kHz）を
受信したい場合には上位３桁を形成する数値１、
２、４にそれぞれ対応するキースイツチを順次押
圧することにより４桁のデータ「1242」が入力さ
れて受信周波数が1242kHzに設定されるようにす
ることができる。また、540kHzの放送局を受信
したい場合には数値０、５、４にそれぞれ対応す
るキースイツチを順次押圧することによりデータ
「540」が入力されて受信周波数が540kHzに設定
されるようにすることができる。尚、549kHzの
放送局を受信したい場合には受信周波数を540k
Hzに設定したのち受信周波数を可変制御するため
に別途設けられた操作スイツチを操作して受信周
波数を9kHz上昇させればよい。
尚、上記実施例においては最下位桁発生回路１
０は、最下位桁の内容が０または９であつた場合
に０を示すデータを出力するとしたが、最下位桁
の内容が０または９であつた場合に最下位桁発生
回路１０より９を示すデータが出力されるように
してもよい。また、上記実施例においては最下位
桁発生回路１０は上位３桁の内容によつて指定さ
れる記憶場所に最下位桁の内容と同一内容のデー
タが予め格納されているROMで形成されている
としたが、最下位桁発生回路１０を入力された上
位３桁の数値の和に最下位桁の数値を加えて得ら
れる和が９の倍数となるように最下位桁の数値を
発生する構成にすることも考えられる。
０は、最下位桁の内容が０または９であつた場合
に０を示すデータを出力するとしたが、最下位桁
の内容が０または９であつた場合に最下位桁発生
回路１０より９を示すデータが出力されるように
してもよい。また、上記実施例においては最下位
桁発生回路１０は上位３桁の内容によつて指定さ
れる記憶場所に最下位桁の内容と同一内容のデー
タが予め格納されているROMで形成されている
としたが、最下位桁発生回路１０を入力された上
位３桁の数値の和に最下位桁の数値を加えて得ら
れる和が９の倍数となるように最下位桁の数値を
発生する構成にすることも考えられる。
以上、受信周波数を示すデータを受信機に入力
する場合について説明したが、例えば９の倍数か
らなる複数のデータの平均値等を算出する場合等
において当該データの如く最下位桁を除く他の桁
の内容によつて最下位桁の内容を特定し得るデー
タを演算装置等の受信機以外の機器の入力する場
合にも本発明を適用することができる。
する場合について説明したが、例えば９の倍数か
らなる複数のデータの平均値等を算出する場合等
において当該データの如く最下位桁を除く他の桁
の内容によつて最下位桁の内容を特定し得るデー
タを演算装置等の受信機以外の機器の入力する場
合にも本発明を適用することができる。
以上詳述した如く本発明によるデータ入力装置
は、最下位桁を除く他の桁の内容によつて最下位
桁の内容と同一内容の１桁のデータを生成して全
桁を含むデータを形成する構成となつているの
で、入力したいデータの桁数と同数回以下のキー
入力操作によつてデータを機器に入力することが
できて操作性を向上させることができるのであ
る。
は、最下位桁を除く他の桁の内容によつて最下位
桁の内容と同一内容の１桁のデータを生成して全
桁を含むデータを形成する構成となつているの
で、入力したいデータの桁数と同数回以下のキー
入力操作によつてデータを機器に入力することが
できて操作性を向上させることができるのであ
る。
第１図は、従来のデータ入力装置を示すブロツ
ク図、第２図は、本発明の一実施例を示すブロツ
ク図である。 主要部分の符号の説明、１……テンキー、３…
…エンコーダ、４……OR回路、５……レジス
タ、６……バイナリカウンタ、７……RAM、１
０……最下位桁発生回路。
ク図、第２図は、本発明の一実施例を示すブロツ
ク図である。 主要部分の符号の説明、１……テンキー、３…
…エンコーダ、４……OR回路、５……レジス
タ、６……バイナリカウンタ、７……RAM、１
０……最下位桁発生回路。
Claims (1)
- １ 最上位桁から１桁ずつ順次発生しかつ最下位
桁の値が前記最下位桁を除く他の桁の値によつて
特定し得る場合と「０」及び「９」の２つの値の
いずれかであることのみを判定し得る場合とが存
在する複数桁のデータを順次入力するためのデー
タ入力装置であつて、前記複数桁のデータを発生
した桁から順に１桁ずつ記憶する記憶手段と、前
記記憶手段に記憶されたデータの桁数を計数する
計数手段と、前記記憶手段の記憶内容によつて前
記最下位桁の値として特定される値が存在すると
きは前記特定される値を表わす１桁のデータを発
生する一方前記特定される値が存在しないときは
「０」及び「９」の２つの値のうちの一方を表わ
す１桁のデータを発生する最下位桁発生手段とを
含み、前記計数手段の計数値が前記複数桁のデー
タの桁数より１つ小さい値に等しくなつたとき前
記１桁のデータを前記記憶手段に記憶されている
データに最下位桁を形成するように付加して得た
データを全桁同時に出力することを特徴とするデ
ータ入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171695A JPS6062731A (ja) | 1983-09-17 | 1983-09-17 | デ−タ入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171695A JPS6062731A (ja) | 1983-09-17 | 1983-09-17 | デ−タ入力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6062731A JPS6062731A (ja) | 1985-04-10 |
| JPH0153943B2 true JPH0153943B2 (ja) | 1989-11-16 |
Family
ID=15927970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171695A Granted JPS6062731A (ja) | 1983-09-17 | 1983-09-17 | デ−タ入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6062731A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2879784B1 (fr) * | 2004-12-22 | 2007-04-13 | Airbus France Sas | Procede et dispositif de saisie de valeurs numeriques |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5684585A (en) * | 1979-12-13 | 1981-07-09 | Casio Comput Co Ltd | Time-setting method |
| JPS57153325A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Input and output controlling method for braille by computer control |
-
1983
- 1983-09-17 JP JP58171695A patent/JPS6062731A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5684585A (en) * | 1979-12-13 | 1981-07-09 | Casio Comput Co Ltd | Time-setting method |
| JPS57153325A (en) * | 1981-03-19 | 1982-09-21 | Toshiba Corp | Input and output controlling method for braille by computer control |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6062731A (ja) | 1985-04-10 |
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