JPH01500306A - マルチプロセッサコンピュータ用メモリアーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 マルチプロセッサコンピュータ用メモリアーキテクチャ技術分野 本発明はマルチプロセッサコンピュータのメモリ組織の改良に関する。

従来技術 データ処理を処理ステップを同時に遂行する複数の処理要素の間で、分割するこ とによって複合データ処理を実行できる速度を向上することが従来より提案され ている。同一命令を異なるデータについて同時に実行したり（ＳＩＭＤ−単一命 令、複数データストリームのデータ処理方式）、異なる命令を異なるデータにつ いて同時に実行したり（ＭＩＭＤ−複数命令、複数データストリームのデータ処 理方式）するｖｉ器が提案されている。

ＳＩＭＤ機とＭＩＭＤ機の詳細については、ストーン外層「コンピュータアーキ テクチャ序説」、サイエンス　リサーチ　アソシエーツ社、１９７５年発行、３ ２７〜３５４頁（ＳＩＭＤ）および３５５〜３７２頁（ＭＩＭＤ）を参照された い。

マルチプロセッサとして従来より提案されている構成の一つは、制御コンピュー タもしくはホストコンピュータと称される従来形のコンピュータで、該コンピュ ータがコントローラに接続され前記コントローラ自体は複数の独立の処理要素を 往復するデータと命令の移送を制御するようになったものから構成される。制御 コンピュータもしくはホストコンピュータは、ディスクメモリ、キーボード、プ リンタ等の周辺装置を制御し、コントローラを経由して処理要素へプログラムと データを移送する働きを行う。

コントローラは命令とデータを個々の処理要素へ送る働きをする。個々の処理要 素が相互接続される方法によって、コントローラは個々の処理要素同士の間のデ ータの転送を行うことができる。

複数の処理要素からなる何れのシステムにとっても、重要な考慮事項は、処理要 素同士の間でデータやメツセージを通信させたり、処理要素同士の間でデータを 共をすることができるようにすることである。

システムの制御が、コントローラに集中しているようなシステムの場合、コント ローラを介して処理要素間の連絡用に使用される通信路が存在する。この通信方 法は、メツセージが処理要素からコントローラへ移送された後、受信処理要素へ 至るという点で間接的である。更に、かかるメツセージは、一度には処理要素間 を唯１（ＩｉＬか送ることができない、このことはかかるシステムの並行性、従 ってその演算速度を低下させることになる。

複数の処理要素を有するシステムの使用に成功したもう一つの方法は、各処理要 素にデータ転送レジスタを設けることである。各データ転送レジスタは、相互接 続バスに接続され、同バス自身は独立の処理要素の各々の上に個々のデータ転送 レジスタをリンクして処理要素間でぶントワークを形成する。

かかるシステムの場合、データもしくはメツセージは、同しデータもしくはメツ セージをデータ転送レジスタ内へ配置した後、それらをデータ転送レジスタ間を ホップさせて相互接続ネットワークを通って送ることによって転送先処理要素へ 送られる。データもしくはメツセージを処理要素間で転送するこの方法は、コン トローラを使用した以前の方法と異なり、複数の処理要素全体に並行して使用す ることができる。しかしながら、この方法の欠点は、複数処理要素の各々に特別 のデータ転送レジスタが必要となり、これらデータ転送レジスタ間に相互接続バ スが必要となる点である。更に、このデータまたはメンセージ通信システムは、 処理要素間でデータを共用することが困難である。処理要素間でデータを共用す るためには、データのコピーをこれらレジスタと接続バスを介してデータを共有 する必要のある個々の処理要素へ送らなければならない、この状況は、個々の処 理要素が厳密な意味でデータを共有するものではないということを意味する。な ぜならば、それぞれの処理要素はそれ自身のデータのコピーを有することになる からである。データがコピーされる場合には、種々のコピーとマスクコピーとの 間の一致を確保する必要が常に存在する。「大規模並行処理用相互接続ネットワ ーク」エイチ。ジェイ、シーゲル著、レキシントンブ、クス１９８５年発行、１ ４．１８−２０頁には、かかる構成が開示されている。

米国特許第４３２５１１６号（フランツ外）は、２個のプロセッサと２個のメモ リを備えたコンピュータシステムを開示している。前記メモリのうちの一つは、 ２冊のプロセッサにより共有される。一つのプロセッサによりこのメモリ中に配 置されたデータは、他のプロセッサにより該メモリから直接検索することができ る。

米国特許第４３２５１１６号の２つのプロセッサは、並行に動作して計算を実行 する独立の同一処理要素の簗合体の一部ではない。２つのプロセッサは異なる機 能を遂行している。

一つのマルチプロセッサコンピュータ中の処理要素同士の間でデータを共有する ことが望ましいであろう、その場合には、複数の独立の同一処理要素が共働して 演算を実行することになり、特別のレジスフを設ける必要がない。

本発明によれば、複数の同一の処理要素を格納するマルチプロセッサコンピュー タが提供され、前記処理要素はそれぞれプロセッサと、該プロセッサがアドレス 指定できるローカルメモリと、他の処理要素から前記ローカルメモリへのアクセ スを制御するための裁定手段とから成る。そして、前記処理要素の少なくとも一 つは、Ｘ個の隣接処理要素（但しＸは少なくとも１である整数）に接続され、処 理要素内のプロセッサによりアドレス指定可能なメモリスペースは少なくともＸ ＋１個の領域に分割され、前記領域の一つをアドレス指定すると処理要素のロー カルメモリ中のデータをアクセスすることができる。さらに、前記領域の他の一 つをそれぞれアドレス指定すると、前記Ｘ個の隣接処理要素のうち異なった一つ のローカルメモリ内のデータをアクセスすることができる。

所定の処理要素の隣接処理要素は、前記所定の処理要素が恒久的に接続されるこ とによりて、所定の処理要素が接続された処理要素のローカルメモリにアクセス することができるようになっている。複数の処理要素の任意の一つを、全ての処 理要素がアクセスする共通ハスによって、その他の何れの処理要素にも接続する ことができるようなマルチプロセッサコンピュータが今日知られている。全ての 処理要素に対して共通のバスによってはじめて相互接続される処理要素は、本明 細書の目的とする隣接処理要素ではない。

複数の処理要素の一つを、何れも処理要素同士の間に介在させた交換網により、 もう一つの処理要素と連絡させることができるようなマルチプロセッサコンビニ ーりもまた知られている。かかるマルチプロセッサコンピュータは、データのコ ピーを一つのローカルメモリから別のメモリへ交換網を経て送ることによって、 処理要素同士の間にデータを移送させる。処理要素同士は、処理要素の一つのロ ーカルメモリ内に配置された同一のデータを共同アクセスすることはない、第２ の処理要素と共にそのローカルメモリ内に保持されたデータに共同アクセスしな い第１の処理要素は、第２処理要素には隣接しない。

一般的に、もしある処理要素（例えばＡで示す）が別の処理要素（例えばＢで示 す）の隣接処理要素であれば、ＢもまたＡの隣接処理要素である。しかしながら 、ＡのプロセッサはＢのローカルメモリにアクセスできるが、Ｂのプロセッサは Ａのローカルメモリにアクセスできないような構成を考えることもできる。かか る状況においては、ＢはＡの隣接処理要素であるがＡはＢの隣接処理要素ではな いことになる。

複数の処理要素が存在することによって、その各々が隣接処理要素を一つ備える と共に一つの処理要素の隣接処理要素であることが望ましい０例えば、一連の処 理要素でその各々が当該一連の処理要素以降の一個の処理要素のローカルメモリ にアクセスできるが、その一連の処理要素以上の一個の処理要素のローカルメモ リにはアクセスできないようになったものを考えることができる。しかしながら 、隣接処理要素を有するそれぞれの処理要素自体は、前記隣接処理要素に対して 隣接する処理要素であることが望ましい、かくして、もしある処理要素人が処理 要素Ｂに対する隣接処理要素であれば、ＢはＡの隣接処理要素でもあることが望 ましい。

処理要素の総数につき全処理要素が隣接処理要素となる程の十分に小さなマルチ プロセッサコンピュータを考えることが可能である。

しかしながら、一般的に、任意の所定の処理要素に対する隣接処理要素の最大数 は、コンピュータ内の処理要素の総数よりも少ないであろう。

隣接処理要素は、それらが取付けられる囲い内に互いに物理的に隣接しているこ とが、一般的に便利であろうが、このことは本質的要件ではない、処理要素は、 例えば単一の回路板上に単一のユニットとして構成するのが便利である。メモリ が同一の回路板上にあるか、あるいは特定のプロセッサと関連し合っていること が明らかである場合には、そのメモリはローカルメモリと考えることができる。

メモリは、プロセッサから隔たって取付けることによって、所定のメモリが所定 のプロセッサと物理的に明らかに関連しないようにすることができる。かかる場 合にば、ローカルメモリの選択は随意である。それぞれのプロセッサからそのロ ーカルメモリとその隣接処理要素へのアドレス線およびデータ線の配線は、正規 のユニプロセッサにおけると同じである。プロセッサとメモリ同士は、交換網に より接続せずに、何れのプロセッサも例えばバケット交換網によって任意のメモ リと交信することができるようにする。

全ての処理要素は、同数の隣接処理要素に接続する必要はない、標準的な設計の 処理要素をもつためには、所定数（Ｘｍａｘ　）の処理要素に対して接続できる ようにして、少なくとも若干の処理要素をＸ　ｍａｘ個未満の数の隣接処理要素 に接続するのが便利であるかもしれない。

処理要素同士は、規則的な構成を与えるために共に接続する必要はない。しかし ながら、一般的には、成る種の規則的構成をもつことが望ましかろう。かくして 、処理要素は２進トリーの形に接続することができよう。２進トリーの場合、根 処理要素は隣接処理要素を２つしか有しないであろう、２進トリーの末端（葉） の処理要素は隣接処理要素を１つしがもたないであろう、２進トリー内のその他 の処理要素は、隣接処理要素を３つ有することになろう。

２進トリーの位相形に処理要素同士が接続される場合の隣接処理要素の数に関す る前記事項は、根と葉の両方向にローカルメモリに対する等しいアクセスが存在 することを想定している。もし、葉の方向へ２つの処理要素のローカルメモリに アクセスすることが許されて、根の方向への処理要素のローカルメモリに対する アクセスが許されないのであれば、葉の処理要素は本明細書の目的とする隣接処 理要素は有しない。

なぜならば、それらはその他のどの処理要素のメモリもアクセスできないからで ある。他の処理要素は、全て隣接処理要素を２つ有する。なぜならば、それらは それぞれ他の２つの処理要素のメモリを葉の方向にアクセスすることができるか らである。

もう一つの接続方法は、それぞれの処理要素が４つの隣接処理要素を有するトー ルスの形をしている。しかし、もう一つの可能な接続法は超立方体の形をしてい る。

それぞれの相互接続された処理要素上でアドレス指定可能な記憶空間は、Ｘ　＋ 　２　ＩＩＩの領域に分割され、追加的な領域が共通のコン］・ローラにリンク されることによって、この追加的領域内のアドレスがコントローラ内のメモリに アクセスするようになっている。かくして、本出願人の国際出願ＰＣＴ／ＧＢ８ ７１０００９３　（整理番号６１４７／６３２６）に対応する同時係ス出願には 、ＳＩＭＤモードで動作しコントローラ内の命令メモリから処理要素へ命令を伝 えるマルチプロセッサコンピュータが記載されている０個々の処理要素上にメモ リアドレスを配列して、コントローラにアクセスすることによって処理要素は、 そのプロセッサ内で実行されるべきコントローラから命令を得ることができる。

前記メモリの追加領域内のアドレスは、直接コントローラには通さない方が望ま しい、そうではなく、関連範囲のアドレスを全て単一のアドレスとして処理する ことが望ましく、その場合、その単一のアドレス自体は直接コントローラには通 されずに、ある回路によって信号をコントローラに通して、処理要素がコントロ ーラからのデータもしくは（より普通の）命令を必要とすることを示すようにす る。

処理要素が規則的な位相形で共に接続される場合には、メモリ領域の割当てが首 尾一貫するようにすることが望ましい。

複数の処理要素で、その各々が位相幾何学的に区別された位置に隣接しあう処理 要素を存する場合を考察してみよう。処理要素は全て同じ範囲のアドレスによっ て所定の位相幾何学的位置で隣接する処理要素のメモリにアクセスすることが望 ましい。

２進トリーの形をしたコンピュータで逐次的により高いアドレス範囲をを効にカ バーするラベルｎＯ，ｎ１．ｎ２．ｎ３゜ｎ４により識別される複数の領域に分 割された各処理要素と関連する記憶空間ををするものを考えてみよう、かかるコ ンビニーりの場合、例えばｎｏのアドレスが常に根の方向の処理要素のメモリに アクセスし、ｎ２のアドレスが常に立技の処理要素のメモリにアクセスし、ｎ３ のアドレスが常に右枝の処理要素のメモリにアクセスし、更にｎ４のアドレスが コントローラと関連するようにすることが望ましい。

以下の本発明の説明において、記号＊は乗箆記号として用い、記号十は加算記号 として用い、どの記号もプール演算子のＡＮＤやＯＲを表示するためには使用さ れない。

循環接続（トールス）される処理要素の矩形配列に適用した本発明の一般論を以 下に示す、かかる配列の場合、処理要素は全て４つの隣接処理要素を有する。

しかしながら、前記の如く、その伯の構成も可能である。

例えば、前記の如く処理要素を３つ有する２進トリーの形に処理要素を配列する こともできよう。アドレス空間を仕切る同様の原理も依然使用できる。

コントローラの制御下にあるａ＊ｂ処理要素より成る処理要素の矩形配列の場合 を考えてみよう、但し、（ａとｂ）は正の整数である。

ａ＊ｂ処理要素は、３行す列の矩形状に配列される。この配列による独立した一 つの処理要素は、４つの隣接処理要素を有する。これらは、Ｐ　（Ｎ）すなわち 北、Ｐ　（Ｅ）すなわち東、Ｐ　（Ｓ）すなわち南およびＰ　（Ｗ）すなわち西 のラベルを付与することができる。

ラベルＰ　（Ｎ）　、Ｐ　（Ｓ）　、Ｐ　（Ｗ）およびＰ　（Ｅ）は何ら物理的 重要性をもつものではなく、“ｕｐ”、“ｄｏｗｎ”。

”１ｅｆｔ”および”ｒｉｇｈｔ”もしくは”ｇｒｅｅｎ’。

”ｂｌｕｅ″、”ｒｅｄ″、“ｙ　ｅ　Ｉ　１．　ｏ　ｗ　”のラベルに置き換 えても差支えない、この処理要素の配列の独立した一つの処理要素は、Ｐ　（ｔ 、ｊ）により表わすことができる。但し、ｉは処理要素が位置する行でｊは列で ある。４つの隣接処理要素は次のように！識別することができる。

Ｐ　（Ｎ）はＰ（ｉ−１，ｊ）。

Ｐ　（Ｅ）はＰ　（ｉ、ｊ＋１）。

Ｐ　（Ｓ）はＰ　（ｉ＋１．ｊ）およびＰ　（Ｗ）はＰ（ｉ、ｊ−１）。

より厳密には、隣接処理要素は次のように識別することができる。

Ｐ　（Ｎ）は（Ｐ　（１＋　（（ｉ−２）　ｍｏｄ　ｂ）　、　ｊ））Ｐ　（Ｅ ）は（Ｐ　ｃｉ、　１　＋　（ｊｍｏｄ　ａ）　）　）Ｐ　（Ｓ）は（Ｐ　（１ ＋　（ｉｍｏｄ　ｂ＞　、　ｊ））Ｐ　（Ｗ）は（Ｐ　（ｉ、　ｌ＋　（（Ｊ　 ２）　＋ｍｏｄ　ａ）　））各処理要素内のプロセッサは、ｈｏ−Ｈの範囲の記 憶空間にアドレス指定することができる。但し、ｈＯとＨはプロセッサがアドレ ス指定できる最下位と最上位のアドレスを示す。

これら処理要素のＰ（ｉ、ｊ）は、それぞれローカルメモリのＭ（ｉ、ｊ）を有 する。ローカルメモリは、プロセンサのアドレス空間全体の一部で占めるだけで ある。ローカルメモリは、ｈＯ−ｈｌ−１の範囲にアドレス指定できる。更に、 プロセッサはその４つの隣接処理要素のローカルメモリに対してｈ１〜ｈ２−１ ．ｈ２〜ｈ３−１．ｈ３〜ｈ４−１．　もしくはｈ４〜ｈ５−１の範囲のアドレ スを用いてアドレス指定することができる。但し、前記第１番目の範囲は処理要 素Ｐ　（Ｎ）を、第２番目の範囲はＰ　（Ｅ）のローカルメモリを、第３番目の 範囲はＰ　（Ｓ）のローカルメモリを、そして第４番目の範囲はＰ　（Ｗ）のロ ーカルメモリをそれぞれアドレス指定するものである。コントローラは、ｈ５も しくはそれ以上のアドレスを使用するａ＊ｂ処理要素の何れかによってアドレス 指定できる。処理要素内のプロセッサがアドレス指定できる記憶空間は、かくし てＸ＋２の領域に分割される（隣接処理要素の数であるＸは、この場合４である ）、領域同士は重なり合っていないが、必ずしも隣接しているとは躍らない、前 記用語法を用いて処理要素の記憶領域を識別すると、範囲ｈＯ〜ｈｌ−１のアド レスは領域ｎｏに相当し、範囲ｈ１〜ｈ２−１のアドレスは領域ｎ１に相当し、 範囲ｈ２〜ｈ３−１のアドレスは領域ｎ２に相当し、範囲ｈ３〜ｈ４−１のアド レスはｆＩ域ｎ３に相当し、範囲ｈ４〜ｈ５−１のアドレスは領域ｎ４に相当し 、範囲ｈ５〜Ｈのアドレスは領域ｎ５に相当する（Ｈはプロセッサが生成させる ことのできる最上位のアドレスである）。

０００００−ＦＦＦＦＦの範囲の１６進アドレスを生成させることのできるプロ セッサの場合には、各処理要素のローカルメモリはｏｏｏｏｏ〜ＯＦＦＦＦのア ドレス範囲をもつことができ、その隣接処理要素のローカルメモリは、それぞれ Ｐ　（Ｎ）　、Ｐ　（Ｅ）　、　Ｐ　（Ｓ）およびＰ　（Ｗ）について、１００ ００〜ｌＦＦＦＦ、２００００〜２ＦＦＦＦ、３００００〜３ＦＦＦＦおよび４ ００００〜４ＦＦＦＦの範囲の１６進アドレスによりアクセスすることができる （すなわち、今述べたアドレス範囲と隣接しないアドレス範囲である）。

処理要素Ｐ（ｉ、ｊ）のプロセッサからローカルメモリＭ（ｉ、ｊ）に対するア クセスは、ローカルバスＢ（ｉ、ｊ）を介して転送される。メモリＭ（ｉ、ｊ） に対するアクセスは、全てローカルアドレス裁定回路Ｄ（ｉ、ｊ）により散定す レる。Ｄ（ｉ、ｊ）が処理要素Ｐ　（ｉ、ｊ）のローカルプロセッサによりＭ（ ｉ、ｊ）に対してアクセスすることができるためには、Ｐ　（ｉ、ｊ）のローカ ルプロセッサによって発せられるアドレスは、前記特殊例の場合、ローカルメモ リに付与された範囲、例えば１６進ｏｏｏｏｏ〜０ＦＦＦＦの範囲になければな らない。

処理要ＤＰ　（ｉ、ｊ）のプロセッサもまたローカルハスＢ（ｉ、ｊ）を介して 隣接処理要素のローカルメモリＭ　（Ｎ）　。

Ｍ　（Ｅ）　、　Ｍ　（Ｓ）およびＭ　（Ｗ）にアクセスすることができる、こ れら隣接するローカルメモリに対するアクセスは、対応するローカルアドレス裁 定回路、すなわちＤ　（Ｎ）　。

Ｄ　（Ｅ）　、　Ｄ　（Ｓ）およびＤ　（Ｗ）により裁定される。Ｐ（ｉ、ｊ） のローカルプロセッサが、これら隣接ローカルメモリにアクセスできるためには 、Ｐ（ｉ、ｊ）のローカルプロセッサは前記特殊例の場合、適当な範囲内のアド レス、例えばそれぞれ１００００〜ｌＦＦＦＦ、２００００〜２ＦＦＦＦ、３０ ０００〜３ＦＦＦＦおよび４００００〜４ＦＦＦＦの範囲のアドレスを使用しな ければならない。

逆に、ローカルメモリＭ（ｉ、ｊ）は、Ｄ（ｉ、ｊ）により裁定される各ローカ ルバス上に配置されたアドレスを介して隣接する処理要素のプロセッサによりア クセスすることができる。処理要素のプロセッサＰ　（Ｎ）　、　Ｐ　（Ｅ）　 、　Ｐ　（Ｓ）およびＰ　（Ｗ）が、ローカルメモリＭ（ｉ、ｊ）にアクセスす ることができるためには、これらのプロセッサは前記特殊例の場合、それぞれ１ ６進アドレス範囲３００００〜３ＦＦＦＦ、４００００〜４ＦＦＦＦ、１０００ ０〜ｌＦＦＦＦもしくは２００００〜２ＦＦＦＦでこのメモリにアクセスするこ とになろう。

Ｐ（ｉ−１，３）がＰ　（ｉ、３）上のローカルメモリにアクセスする場合には 、それはＰ（ｉ−１，ｊ）から考えられるＰ　（Ｓ）の処理要素をアクセスする ことになる。Ｐ（ｉ−１、ｊ）からＰ（ｉ、３）のローカルメモリにアクセスす るために使用されるアドレスは、かくしてＰ　（Ｓ）のアドレス、すなわち３０ ０００〜３ＦＦＦＦということになる。

このようなデバイスにより、ａ＊ｂ処理要素は何れもその隣接処理要素とデータ を共有することができる。

ローカルアドレス裁定装置Ｄ（ｉ、ｊ）は、１つのローカルプロセッサから、４ つは隣接処理要素上のブロモ、すから全部で５つの入力接続部と、ローカルメモ リＭ（ｉ、ｊ）への１つの出力接続部とを備える。各入力は、異なる領域にある アドレスを受け取る。入力は、ｎｏ、ｎｌ、ｎ２．ｎ３およびｎ４の領域のアド レスを受けとる。一つの入力がアドレスを１個受は取ると、該入力はローカルメ モリに対する出力である＠２のアドレスＭ（ｉ、ｊ）にそのアドレスをマフピン グすることによって、ローカルメモリ内の物理的メモリロケーションをアクセス する。前記特殊例の場合、受は取られたアドレスはアドレスの最大を効１６進桁 を無視することによりマツピングされる。

かくして、例えばもし処理要素のプロセンサＰ（ｉ、ｊ）が、ローカルメモリＭ （ｉ、ｊ）内の１６進アドレス０１２３Ａのデータにアクセスできれば、処理要 ＠Ｐ　（Ｎ）のプロセッサはメモリＭ（ｉ、ｊ）内の１６進アドレス３１２３Ａ の同一データにアクセスでき、処理要素Ｐ　（Ｅ）のプロセッサはメモリＭ（ｉ 、ｊ）内の１６進アドレス４１２３Ａの同一データにアクセスでき、処理要素Ｐ 　（Ｓ）のプロセンサはメモリＭ（ｉ、ｊ）内の１６進アドレス１１２３Ａの同 一データにアクセスでき、更に処理要素Ｐ　（Ｗ）のプロセッサはメモリＭ（ｉ 、ｊ）内の１６進アドレス２１２３Ａの同一データにアクセスすることができる 。

コントローラは、グローバルバスＧ上にある。ローカルバスＢ（ｉ、ｊ）上に配 置されたアドレスは、ローカル−グローバルアドレスマンピング回路ヲ介してグ ローバルバスへ発することができる。処理要素Ｐ（ｉ、ｊ）がコントローラにア ドレス指定することができるためには、ローカルバスＢ（ｉ、ｊ）上にｈ５より 大きいかもしくはそれに等しいアドレス（例えば、１６進ＦＯＯＯＯ〜ＦＦＦＦ Ｆ）を配置しなければならない、範囲ｈ５〜Ｈのアドレスは、全て単一のアドレ スに７７ピングするように構成するのが便利であると思われる。例えば、ローカ ル−グローバルアドレスマツピング回路は、単一のアドレスに対して１６進アド レス範囲ＦＯＯ００〜ＦＦＦＦＦ内のアドレスをマツピングしてもよく、さらに 唯一つのアドレスだけしかグローバルバス上には置かれないから、その単一のア ドレスを単一の信号によって置き換えることができる。更に、データをコントロ ーラに転送せずに、コントローラから処理要素により読み取るようにすることが 望ましい、この手段によって、全プロセッサＰ　（ｉ、ｊ）がＳＩＭＤモードで 動作している場合、それらに対して命令コードを「同報通信」させることができ る。

本発明により必要とされる裁定ならびにアトＩ／スマソビング回路は、当業者に よって設計することが容易であろう。

添付図面を参照して本発明を説明する。

第１図は、４つの隣接処理要素に接続するための手段を備えた一つの独立した処 理要素の線図、および第２図は４つの隣接処理要素に接続された独立の処理要素 の線図である。

第１図は、とりわけメモリアドレス裁定装置とバスから成る処理要素の全体構造 を示したものである０図示した付加的バスは、複数の処理要素の場合の隣接処理 要素上にある同様のバスから派生する。

プロセッサ１は、０〜ＦＦＦＦＦの範囲の１６進アドレスを生成させることので きるものであれば、従来より市販されているマルチプロセンサでよく、これはア ドレス／データバス２に接続される。プロセッサによるメモリ要求はこのローカ ルバスを介して転送される。処理要素は、複数の処理要素のうちの一つを表わす 。

ローカルバス２もまた、ローカルアドレス裁定装置３．ローカル−グローバルア ドレスマンピング装置９および４つの隣接処理要素のアドレス裁定装置に接続さ れる。従って、プロセッサ１により発せられるアドレスは、バス２を介して隣接 処理要素のローカルアドレス裁定装置へ向かう。

逆に、ローカルアドレス裁定装置３は、ローカルバス２へ接続されるほか、４つ の隣接処理要素のローカルバスにも接続される。裁定装Ｗ、３の働きは、異なる アドレス範囲を用いてローカルメモリ４を分岐することである。ローカルアドレ ス裁定装置３は、当業者により標準的部品から製作することができる。この装置 は、プロセッサ１によりローカルバス２上に配置された１６進アドレス範囲ｏｏ ｏｏｏ〜０ＦＦＦＦのアドレスを受けとり、１６進アドレス範囲００００〜ＦＦ ＦＦでローカルメモリ４をアクセスすることができる。該装置３は、隣接処理要 素のバス５．６．７．８上にそれぞれ置かれた１６進範囲１００００〜ｌＦＦＦ Ｆ、２００００〜２ＦＦＦＦ、３００００〜３ＦＦＦＦおよび４００００〜４Ｆ ＦＦＦのアドレスを受け取る。これらのアドレスは、００００〜ＦＦＦＦの１６ 進アドレス範囲にマンピングされ、ローカルメモリ４へのアクセスが可能になる 。

アイテム１１は、ローカル裁定装置からローカルメモリへ至る単なるアドレス／ データバスである。

装置３が受け取ったアドレスは、装置３に提示されたアドレスの４つの下位１６ 進ｔｉｊにより識別されるアドレスで、ローカルメモリ４内のデータをアドレノ ンングすることになる。

ローカル−グローバルアドレスマツピング装τ９は、ローカルバス２に接続され る。ＦＯＯＯＯ〜ＦＦＦＦＦの範囲のアドレスは、装置９によりグローバルバス １０上の単一（，３号にマツピングされる。この装置は、当業者により標準的部 品から製作することができる。

グローバルバスは、任意数の複数処理要素により同時にアクセスすることのでき る命令・データバスであり、コントローラに接続される。

グローバルバスは、処理要素による読み取りサイクル用にだけ使用される。複数 処理要素は、グローバルバスを使用してＳＩＭＤ操作用の命令コードを受けとる 。

これは、複数処理要素が全て同時にグローバルバスをアトレンジングする場合に 行われる。

第２図は、単一処理要素１１をその隣接処理要素１２゜１３．１４．１５の裁定 装置に隣接接続したものを示したものである。各処理要素は、隣接処理要素を４ つもっており、更にグローバルバス、従ってコントローラへ接続される。

一般に、その他の相互接続、形が必要な場合には、一つの処理要素は前記以下の 数の処理要素もしくは数多く隣接するために拡大した裁定装置へ接続することが できる。

ど ＦＩ６．２ 、−−−−、、−−−、、−、、−、、−−−−　Ｗｊ〒／ｌ’：ｌｊｌ　Ｒ７ ／ｎＯ）１１Ｉ剛−一書−＾紳−約−ｓ、、ＰＣτ／ＧＢ　８７１００２３１

Claims (13)

【特許請求の範囲】
1. １．複数の同一処理要素でその各処理要素が、プロセッサと，同プロセッサによ りアドレッシング可能なローカルメモリと、その他の処理要素からの前記ローカ ルメモリに対するアクセスを制御するための裁定装置とから構成され、前記処理 要素の少なくとも一つがデータを共有するためにＸ個の隣接処理要素（但しＸは 少なくとも１の整数）に接続され、処理要素内のプロセッサによりアドレッシン グされる記憶空間が少なくともＸ＋１個の領域に分割され、前記領域のうちのア ドレッシング中のものによって処理要素のローカルメモリ中のデータがアクセス 可能になり、前記領域の他の一つをそれぞれアドレッシングすることによって前 記Ｘ個の隣接処理要素のうちの異なった一つのローカルメモリ内でデータをアク セスすることを可能とするマルチプロセッサコンピュータ。
2. ２．複数の処理要素でその各々が１個の隣接処理要素を備えると共に１個の処理 要素の隣接処理要素である請求の範囲第１項に記載のマルチプロセッサコンピュ ータ。
3. ３．１個の隣接処理要素を有する処理要素がそれぞれそれ自身前記隣接処理要素 の隣接処理要素である請求の範囲第２項に記載のマルチプロセッサ。
4. ４．処理要素の動作を制御し処理要素を往復するデータの転送を制御するための コントローラを備え、それぞれの相互接続された処理要素上でアドレッシング可 能な記憶空間がＸ＋２個の領域に分割され、記憶空間領域が前記コントローうと 連絡するため前記記憶空間領域内のアドレスにアクセスすることにより処理要素 にコントローラ内のメモリにアクセスさせるようにした請求の範囲第１項ないし 第３項の何れかに記載のマルチプロセッサコンピュータ。
5. ５．コントローラにリンクした記憶空間領域内のアドレスが全て単一のアドレス にマッピングされ、このアドレスに照会することによって回路に対して信号をコ ントローラに送らせ、処理要素がデータもしくは命令を必要としていることを指 示する請求の範囲第４項に記載のマルチプロセッサコンピュータ。
6. ６．コントローラと関連するメモリロケーションにアクセスする処理要素が、コ ントローラと無関係のメモリロケーション内のアドレスにアクセスすることにな るまで、同様にコントローラと関連したアドレスにアクセスする他の処理要素と 共にＳＩＭＤモードで動作する請求の範囲第４項または第５項に記載のマルチプ ロセッサコンピュータ。
7. ７．処理要素同士が共に規則的位相形に接続される請求の範囲第１項ないし第６ 項の何れかに記載のマルチプロセッサコンピュータ。
8. ８．処理要素同士が２進トリ−として接続される請求の範囲第７項に記載のマル チプロセッサ。
9. ９．処理要素同士がトールスとして共に接続される請求の範囲第７項に記載のマ ルチプロセッサコンピュータ。
10. １０．処理要素同士が超立方体形に接続される請求の範囲第７項に記載のマルチ プロセッサ。
11. １１．複数の処理要素でその各々が位相的に識別される位置に隣接処理要素を備 え、その全てが同一範囲のアドレス群により所定の位相幾何学的位置にある隣接 処理要素のメモリをアクセスする請求の範囲第７項ないし第１０項の何れかに記 載のマルチプロセッサ。
12. １２．所定の処理要素に対する隣接処理要素の数が、複数の処理要素全体に亘っ て一定である請求の範囲第１項ないし第１１項の何れかに記載のマルチプロセッ サコンピュータ。
13. １３．処理要素がそれぞれ４つの最も近接する隣接処理要素を有する請求の範囲 第１２項に記載のマルチプロセッサ。