JPH0142038Y2 - - Google Patents
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- JPH0142038Y2 JPH0142038Y2 JP1981126126U JP12612681U JPH0142038Y2 JP H0142038 Y2 JPH0142038 Y2 JP H0142038Y2 JP 1981126126 U JP1981126126 U JP 1981126126U JP 12612681 U JP12612681 U JP 12612681U JP H0142038 Y2 JPH0142038 Y2 JP H0142038Y2
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- Japan
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- circuit
- output
- signal
- pulse
- acoustic
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- 238000012360 testing method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 description 22
- 238000001514 detection method Methods 0.000 description 5
- 238000012545 processing Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000977 initiatory effect Effects 0.000 description 1
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- Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
Description
【考案の詳細な説明】
本考案は、材料内に微視的に発生する塑性変
形、き裂を音響的にとらえるアコーステツク・エ
ミツシヨン（以下AEと略称する）計測装置に関
し、特に２チヤンネル方式のAE計測装置に関す
る。
形、き裂を音響的にとらえるアコーステツク・エ
ミツシヨン（以下AEと略称する）計測装置に関
し、特に２チヤンネル方式のAE計測装置に関す
る。
従来のAE計測装置によつてAE信号のピーク電
圧を計測する場合、計測領域外からの信号または
雑音による信号と区別して計測領域のみからの信
号を選択的に得ることがむずかしかつた。従来、
計測領域内のAE信号を他と弁別するために、複
数のAEセンサを設けて、この各AEセンサからの
信号の時間差に基づいてゲートを開閉することに
より、計測領域内でのAE信号のみを通過させる
技術は知られている。このような従来技術とし
て、AE信号を遅延回路を通してゲートに導くか
（例えば特開昭50−159384号）、あるいは、遅延回
路を通さず、ゲートの開閉タイミングを、複数の
AEセンサからのAE信号のうち最も遅い信号に合
致させるため、時間差測定による位置標定回路に
加えて、複数のAEセンサからの信号の位相を弁
別する回路を設ける必要がある（例えば特開昭53
−31186号）。
圧を計測する場合、計測領域外からの信号または
雑音による信号と区別して計測領域のみからの信
号を選択的に得ることがむずかしかつた。従来、
計測領域内のAE信号を他と弁別するために、複
数のAEセンサを設けて、この各AEセンサからの
信号の時間差に基づいてゲートを開閉することに
より、計測領域内でのAE信号のみを通過させる
技術は知られている。このような従来技術とし
て、AE信号を遅延回路を通してゲートに導くか
（例えば特開昭50−159384号）、あるいは、遅延回
路を通さず、ゲートの開閉タイミングを、複数の
AEセンサからのAE信号のうち最も遅い信号に合
致させるため、時間差測定による位置標定回路に
加えて、複数のAEセンサからの信号の位相を弁
別する回路を設ける必要がある（例えば特開昭53
−31186号）。
ところで、前者の従来技術ではAE信号をアナ
ログ遅延回路を通すためにその波形・大きさが変
化し、正確なピーク値を得ることができないとい
う問題があり、また、後者の従来技術では回路が
相当複雑になるという欠点がある。
ログ遅延回路を通すためにその波形・大きさが変
化し、正確なピーク値を得ることができないとい
う問題があり、また、後者の従来技術では回路が
相当複雑になるという欠点がある。
本考案の目的は、極めてシンプルな回路構成の
もとに、計測領域内で発生したAE信号のみの正
確なピーク値を得ることのできる装置を提供する
ことにある。
もとに、計測領域内で発生したAE信号のみの正
確なピーク値を得ることのできる装置を提供する
ことにある。
本考案のAE計測装置は、実施例に対応する第
１図に示すように、２個のAEセンサ１Ａ，１Ｂ
のうちどちらか一方の出力をピークホールダー８
に入力する。また、どちらか一方の出力が所定の
値以上のときその出力から時間Ｔだけ遅延した第
１のパルスを出力する第１の回路手段２Ａ，３
Ａ，４Ａ，５Ａ，６１を設けるとともに、他方の
出力が所定値以上のときに時間幅２Ｔの第２のパ
ルスを出力する第２の回路手段２Ｂ，３Ｂ，４
Ｂ，５Ｂ，６２を設ける。更に、この第１と第２
の回路手段の出力を第１の論理積回路６３に導入
してその重なりを検出し、また、この第１の論理
積回路６３の否定出力と第１の回路手段の出力を
第２の論理積回路７１に導入してその一致を検出
する。そして、第２の論理積回路７１の出力をピ
ークホールダー８のリセツト入力に導くととも
に、第１の論理積回路６３の出力を、計測領域内
でのイベント発生信号およびピークホールダー８
の内容の読み取りを許可する信号として外部に出
力するよう構成している。
１図に示すように、２個のAEセンサ１Ａ，１Ｂ
のうちどちらか一方の出力をピークホールダー８
に入力する。また、どちらか一方の出力が所定の
値以上のときその出力から時間Ｔだけ遅延した第
１のパルスを出力する第１の回路手段２Ａ，３
Ａ，４Ａ，５Ａ，６１を設けるとともに、他方の
出力が所定値以上のときに時間幅２Ｔの第２のパ
ルスを出力する第２の回路手段２Ｂ，３Ｂ，４
Ｂ，５Ｂ，６２を設ける。更に、この第１と第２
の回路手段の出力を第１の論理積回路６３に導入
してその重なりを検出し、また、この第１の論理
積回路６３の否定出力と第１の回路手段の出力を
第２の論理積回路７１に導入してその一致を検出
する。そして、第２の論理積回路７１の出力をピ
ークホールダー８のリセツト入力に導くととも
に、第１の論理積回路６３の出力を、計測領域内
でのイベント発生信号およびピークホールダー８
の内容の読み取りを許可する信号として外部に出
力するよう構成している。
以下、本考案の実施例を図面に従い説明する。
第１図は本考案実施例の回路構成を示すブロツ
ク図で、本考案の計測装置を入出力装置９を介し
てCPU１０に接続して、AE信号のピーク電圧値
とイベント数をCPU１０によりメモリ（図示せ
ず）内に書き込む場合の例を示している。切欠き
試験片１１の計測領域１２の２個所にAEセンサ
ー１Ａ，１Ｂが装着されている。これらのAEセ
ンサー１Ａ，１Ｂは圧電素子からなる音響−電気
変換素子であつて、試験片１１に設けた切欠きか
ら、き裂の発生及び成長によつて発生するAE波
を感知する。これらのAEセンサー１Ａ，１Ｂか
らの感知信号は、それぞれプリアンプ２Ａ，２
Ｂ、フイルタ兼メインアンプ３Ａ，３Ｂ、エンベ
ローブ検波回路４Ａ，４Ｂを経て弁別およびパル
ス発生回路５Ａ，５Ｂに導入される。また、AE
センサー１ＡからのAE信号はエンベロープ検波
回路４Ａを通過したのちピークホルダー８に導入
され、その出力電圧のピーク値がホールドされ
る。弁別およびパルス発生回路５Ａ，５Ｂは感知
信号の大きさが所定値以上のとき所定の時間幅の
パルスを発生するものである。一方の弁別および
パルス発生回路５Ａの出力パルスは遅延時間Ｔの
遅延回路６１に入力され、他方の弁別およびパル
ス発生回路５Ｂの出力パルスは時間幅２Ｔの単安
定マルチバイブレータ６２に入力される。遅延回
路６１と単安定マルチバイブレータ６２の出力は
論理積回路６３に導入され、単安定マルチバイブ
レータ６２の出力時間内に遅延回路６１から出力
されたか否を検出する一致検出回路６を構成して
いる。論理積回路６３の出力は入出力装置９のイ
ベント（事象）端子に接続され、かつリセツト用
ゲート回路７のインバータ７２に接続されてい
る。遅延回路６１の出力は論理積回路６３および
リセツト用ゲート回路７の論理積回路７１に接続
されている。論理積回路７１には、論理積回路６
３の否定出力と遅延回路６１からの出力が導入さ
れ、それらの出力が一致したときピークホルダー
８に記憶された内容をリセツトするようリセツト
信号を出力する。中央処理装置（CPU）は、入
出力装置９を介して、計測領域１２からのAE信
号を計数するとともに、ピークホルダー８に記憶
されたAEセンサー１Ａの出力電圧のピーク値を
取り込み、メモリーに書き込むなどしてデータ処
理を行つたのちピークホルダー８にピーク値をリ
セツトする信号を発するよう構成されている。
ク図で、本考案の計測装置を入出力装置９を介し
てCPU１０に接続して、AE信号のピーク電圧値
とイベント数をCPU１０によりメモリ（図示せ
ず）内に書き込む場合の例を示している。切欠き
試験片１１の計測領域１２の２個所にAEセンサ
ー１Ａ，１Ｂが装着されている。これらのAEセ
ンサー１Ａ，１Ｂは圧電素子からなる音響−電気
変換素子であつて、試験片１１に設けた切欠きか
ら、き裂の発生及び成長によつて発生するAE波
を感知する。これらのAEセンサー１Ａ，１Ｂか
らの感知信号は、それぞれプリアンプ２Ａ，２
Ｂ、フイルタ兼メインアンプ３Ａ，３Ｂ、エンベ
ローブ検波回路４Ａ，４Ｂを経て弁別およびパル
ス発生回路５Ａ，５Ｂに導入される。また、AE
センサー１ＡからのAE信号はエンベロープ検波
回路４Ａを通過したのちピークホルダー８に導入
され、その出力電圧のピーク値がホールドされ
る。弁別およびパルス発生回路５Ａ，５Ｂは感知
信号の大きさが所定値以上のとき所定の時間幅の
パルスを発生するものである。一方の弁別および
パルス発生回路５Ａの出力パルスは遅延時間Ｔの
遅延回路６１に入力され、他方の弁別およびパル
ス発生回路５Ｂの出力パルスは時間幅２Ｔの単安
定マルチバイブレータ６２に入力される。遅延回
路６１と単安定マルチバイブレータ６２の出力は
論理積回路６３に導入され、単安定マルチバイブ
レータ６２の出力時間内に遅延回路６１から出力
されたか否を検出する一致検出回路６を構成して
いる。論理積回路６３の出力は入出力装置９のイ
ベント（事象）端子に接続され、かつリセツト用
ゲート回路７のインバータ７２に接続されてい
る。遅延回路６１の出力は論理積回路６３および
リセツト用ゲート回路７の論理積回路７１に接続
されている。論理積回路７１には、論理積回路６
３の否定出力と遅延回路６１からの出力が導入さ
れ、それらの出力が一致したときピークホルダー
８に記憶された内容をリセツトするようリセツト
信号を出力する。中央処理装置（CPU）は、入
出力装置９を介して、計測領域１２からのAE信
号を計数するとともに、ピークホルダー８に記憶
されたAEセンサー１Ａの出力電圧のピーク値を
取り込み、メモリーに書き込むなどしてデータ処
理を行つたのちピークホルダー８にピーク値をリ
セツトする信号を発するよう構成されている。
次に、この実施例の作用をAE信号発生状態別
にタイムチヤートを用いて説明する。まず、第１
図に示した試験片１１のｘ点でAEが発生した場
合について説明する。この場合の動作を第２図の
タイムチヤートに示す。
にタイムチヤートを用いて説明する。まず、第１
図に示した試験片１１のｘ点でAEが発生した場
合について説明する。この場合の動作を第２図の
タイムチヤートに示す。
以下、試験片１１の２個のAEセンサー１Ａと
１Ｂの中心より両側にＬだけ隔てられた領域を計
測領域１２とする。この計測領域１２内のAEセ
ンサー１Ａに近いｘ点からき裂によつてAE信号
が発生したとき、この信号はまずAEセンサー１
Ａに入力し、やや遅れてAEセンサー１Ｂに入力
する。ここで、AE信号の伝幡速度をｖとすれば
到達の時間差は2L／ｖである。エンベロープ検
波回路４Ａ，４ＢによつてAE信号のエンベロー
プが得られ、それらのピーク値が基準レベル
（RFレベル）を越えているとき、弁別およびパル
ス発生回路５Ａ，５Ｂからパルスが出力される。
このとき、AEセンサー１ＡからのAE信号のエン
ベロープのピーク値はピークホルダー８に記憶さ
れる。弁別およびパルス発生回路５Ａからパルス
が出力されると、遅延時間Ｔののち遅延回路６１
からパルスが出力され、また弁別およびパルス発
生回路５Ｂからパルスが出力されたとき単安定マ
ルチバイブレータ６２から時間幅２Ｔのパルスが
出力される。この遅延時間Ｔは計測領域１２から
AE信号が二つのAEセンサーに到達する時間差に
基づき設定され、計測領域１２の幅２Ｌに依存す
る。すなわち、計測領域１２内からAE信号が発
生し、それらのピーク値がRFレベルを越えてい
るときには、弁別およびパルス発生回路５Ａまた
は５Ｂから二番目に出力されるパルスは必ず一番
目のパルスより遅延時間Ｔ内で出力される。さら
に、この状態においては、遅延回路６１のパルス
が時間幅２Ｔのパルス中に発生することになるか
ら、論理積回路６３からイベント信号が出力され
る。このようにして、２個のAEセンサー１Ａ，
１Ｂ間の中心から±Ｌの領域（第１図で斜線を旋
した部分）で発生するAE信号が検出されるが、
論理積回路７１の状態がL0レベルであるから、
ピークホルダー８にはリセツト信号が出力されな
い。入出力装置９を介してイベント信号を入力し
たCPU１０は、ピークホルダー８に記憶された
ピーク値をＡ／Ｄ変換してメモリーに書き込むな
どの処理を行つたのちリセツト信号を出力してそ
のピーク値をリセツトする。つまり、CPU１０
は論理積回路６３からのイベント信号の発生によ
り計測領域内でのAE信号発生を知り、ピークホ
ルダー８の内容の読み取りが許可されたことを知
るわけである。
１Ｂの中心より両側にＬだけ隔てられた領域を計
測領域１２とする。この計測領域１２内のAEセ
ンサー１Ａに近いｘ点からき裂によつてAE信号
が発生したとき、この信号はまずAEセンサー１
Ａに入力し、やや遅れてAEセンサー１Ｂに入力
する。ここで、AE信号の伝幡速度をｖとすれば
到達の時間差は2L／ｖである。エンベロープ検
波回路４Ａ，４ＢによつてAE信号のエンベロー
プが得られ、それらのピーク値が基準レベル
（RFレベル）を越えているとき、弁別およびパル
ス発生回路５Ａ，５Ｂからパルスが出力される。
このとき、AEセンサー１ＡからのAE信号のエン
ベロープのピーク値はピークホルダー８に記憶さ
れる。弁別およびパルス発生回路５Ａからパルス
が出力されると、遅延時間Ｔののち遅延回路６１
からパルスが出力され、また弁別およびパルス発
生回路５Ｂからパルスが出力されたとき単安定マ
ルチバイブレータ６２から時間幅２Ｔのパルスが
出力される。この遅延時間Ｔは計測領域１２から
AE信号が二つのAEセンサーに到達する時間差に
基づき設定され、計測領域１２の幅２Ｌに依存す
る。すなわち、計測領域１２内からAE信号が発
生し、それらのピーク値がRFレベルを越えてい
るときには、弁別およびパルス発生回路５Ａまた
は５Ｂから二番目に出力されるパルスは必ず一番
目のパルスより遅延時間Ｔ内で出力される。さら
に、この状態においては、遅延回路６１のパルス
が時間幅２Ｔのパルス中に発生することになるか
ら、論理積回路６３からイベント信号が出力され
る。このようにして、２個のAEセンサー１Ａ，
１Ｂ間の中心から±Ｌの領域（第１図で斜線を旋
した部分）で発生するAE信号が検出されるが、
論理積回路７１の状態がL0レベルであるから、
ピークホルダー８にはリセツト信号が出力されな
い。入出力装置９を介してイベント信号を入力し
たCPU１０は、ピークホルダー８に記憶された
ピーク値をＡ／Ｄ変換してメモリーに書き込むな
どの処理を行つたのちリセツト信号を出力してそ
のピーク値をリセツトする。つまり、CPU１０
は論理積回路６３からのイベント信号の発生によ
り計測領域内でのAE信号発生を知り、ピークホ
ルダー８の内容の読み取りが許可されたことを知
るわけである。
次に、計測領域１２外でAE信号が発生した場
合について説明する。この場合のタイムチヤート
を第３図に示す。計測領域１２外のAEセンサー
１Ａに近いｙ点からAE信号が発生し、それらの
ピーク値がRFレベルを越えているときには、弁
別およびパルス発生回路５Ｂから出力されるパル
スは弁別およびパルス発生回路５Ａから出力され
るパルスより遅延時間Ｔを過ぎて出力される。こ
のため、遅延回路６１のパルスが時間幅2Tのパ
ルス中に発生しないことになり、論理積回路６３
の出力状態はL0レベルのままである。このとき、
論理積回路７１の出力状態はHiレベルとなりピ
ークホルダー８にリセツト信号が出力されピーク
ホルダー８に記憶されたピーク値がリセツトされ
る。
合について説明する。この場合のタイムチヤート
を第３図に示す。計測領域１２外のAEセンサー
１Ａに近いｙ点からAE信号が発生し、それらの
ピーク値がRFレベルを越えているときには、弁
別およびパルス発生回路５Ｂから出力されるパル
スは弁別およびパルス発生回路５Ａから出力され
るパルスより遅延時間Ｔを過ぎて出力される。こ
のため、遅延回路６１のパルスが時間幅2Tのパ
ルス中に発生しないことになり、論理積回路６３
の出力状態はL0レベルのままである。このとき、
論理積回路７１の出力状態はHiレベルとなりピ
ークホルダー８にリセツト信号が出力されピーク
ホルダー８に記憶されたピーク値がリセツトされ
る。
次に、AEセンサー１Ａに雑音が入力され、そ
の後計測領域１２内からAE信号が発生した場合
を、第４図のタイムチヤートに従い説明する。ピ
ーク値がRFレベルより低い雑音がAEセンサー１
Ａに入力されたとき、そのピーク値はピークホル
ダー８に記憶されるが、RFレベル以下であるか
ら弁別およびパルス発生回路５Ａからパルスは出
力されない。このため、論理積回路６３からはイ
ベント信号が出力されず、CPU１０はこのピー
ク値を取り込まない。従つて、このピーク値は
CPU１０によつてリセツトされず、また、論理
積回路７１もL0のままであるから、ピークホル
ダー８内に残るが、次にRFレベルを越えるAE信
号が発生するとそのピーク値がピークホルダー８
に記憶されて自然に解消されることになる。そし
て、この新たにピークホルダー８に記憶されたピ
ーク値が第２図と同様の手順でCPU１０に取り
込まれ、雑音はAE信号と明確に分離されること
になる。
の後計測領域１２内からAE信号が発生した場合
を、第４図のタイムチヤートに従い説明する。ピ
ーク値がRFレベルより低い雑音がAEセンサー１
Ａに入力されたとき、そのピーク値はピークホル
ダー８に記憶されるが、RFレベル以下であるか
ら弁別およびパルス発生回路５Ａからパルスは出
力されない。このため、論理積回路６３からはイ
ベント信号が出力されず、CPU１０はこのピー
ク値を取り込まない。従つて、このピーク値は
CPU１０によつてリセツトされず、また、論理
積回路７１もL0のままであるから、ピークホル
ダー８内に残るが、次にRFレベルを越えるAE信
号が発生するとそのピーク値がピークホルダー８
に記憶されて自然に解消されることになる。そし
て、この新たにピークホルダー８に記憶されたピ
ーク値が第２図と同様の手順でCPU１０に取り
込まれ、雑音はAE信号と明確に分離されること
になる。
以上説明したように、本考案によれば、AE信
号を遅延回路で遅延させることなく、また、２個
のAEセンサからの信号の位相を弁別する回路等
の複雑な回路を設けることなく、計測領域内で発
生したAE信号のみのピーク値を取り出すことが
でき、簡単な構成のもとに正確なAE計測を行う
ことができる。
号を遅延回路で遅延させることなく、また、２個
のAEセンサからの信号の位相を弁別する回路等
の複雑な回路を設けることなく、計測領域内で発
生したAE信号のみのピーク値を取り出すことが
でき、簡単な構成のもとに正確なAE計測を行う
ことができる。
第１図はこの考案の実施例の構成を示す図、第
２図ないし第４図はこの実施例の作用を説明する
ためのタイムチヤートである。 １Ａ，１Ｂ……電気−音響変換素子、５Ａ，５
Ｂ……弁別およびパルス発生回路、６……一致検
出回路、７……リセツト用ゲート回路、８……ピ
ークホルダー、９……入出力装置、１０……中央
処理装置（CPU）、１１……試験片、１２……計
測領域。
２図ないし第４図はこの実施例の作用を説明する
ためのタイムチヤートである。 １Ａ，１Ｂ……電気−音響変換素子、５Ａ，５
Ｂ……弁別およびパルス発生回路、６……一致検
出回路、７……リセツト用ゲート回路、８……ピ
ークホルダー、９……入出力装置、１０……中央
処理装置（CPU）、１１……試験片、１２……計
測領域。
Claims (1)
- 試験片の２点に装着した２個の音響−電気変換
素子と、その２個の音響−電気変換素子のうちど
ちから一方の出力を入力するピークホールド回路
と、その２個の音響−電気変換素子のうちどちら
か一方の出力が所定値以上のときに時間Ｔ遅延し
た第１のパルスを出力する第１の回路手段と、上
記２個の音響−電気変換素子の残り一方の出力が
所定値以上のときに時間幅2Tの第２のパルスを
出力する第２の回路手段と、上記第１の回路手段
の出力と上記第２の回路手段の出力の重なりを検
出する第１の論理積回路と、上記第１の回路手段
の出力と上記第１の論理積回路の否定出力が一致
したことを検出する第２の論理積回路とを有し、
その第２の論理積回路の出力を上記ピークホール
ド回路のリセツト入力に導くとともに、上記第１
の論理積回路の出力を、イベント発生信号および
上記ピークホールド回路の内容の読み取り許可信
号として外部に出力するよう構成されたアコース
テイツク・エミツシヨン計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12612681U JPS5832460U (ja) | 1981-08-26 | 1981-08-26 | アコ−ステイツク・エミツシヨン計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12612681U JPS5832460U (ja) | 1981-08-26 | 1981-08-26 | アコ−ステイツク・エミツシヨン計測装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5832460U JPS5832460U (ja) | 1983-03-03 |
| JPH0142038Y2 true JPH0142038Y2 (ja) | 1989-12-11 |
Family
ID=29919928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12612681U Granted JPS5832460U (ja) | 1981-08-26 | 1981-08-26 | アコ−ステイツク・エミツシヨン計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832460U (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9568390B2 (en) * | 2013-06-27 | 2017-02-14 | Dresser, Inc. | System and method for filtering noise from acoustic energy from a valve |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159384A (ja) * | 1974-06-12 | 1975-12-23 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730643Y2 (ja) * | 1976-08-23 | 1982-07-06 |
-
1981
- 1981-08-26 JP JP12612681U patent/JPS5832460U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50159384A (ja) * | 1974-06-12 | 1975-12-23 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5832460U (ja) | 1983-03-03 |
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