JPH0141055B2 - - Google Patents
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- JPH0141055B2 JPH0141055B2 JP57112872A JP11287282A JPH0141055B2 JP H0141055 B2 JPH0141055 B2 JP H0141055B2 JP 57112872 A JP57112872 A JP 57112872A JP 11287282 A JP11287282 A JP 11287282A JP H0141055 B2 JPH0141055 B2 JP H0141055B2
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
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Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は、入力クロツクの断を検出するクロツ
ク断検出回路に係り、時に瞬時に該入力クロツク
断を検出できるようにしたクロツク断検出回路に
関する。DETAILED DESCRIPTION OF THE INVENTION (a) Technical Field of the Invention The present invention relates to a clock disconnection detection circuit that detects an input clock disconnection, and more particularly to a clock disconnection detection circuit that can sometimes instantaneously detect the input clock disconnection. .
(b) 技術の背景
一般に通信の分野においては、現用回線と予備
回線を設けて、現用回線が障害等により通信を行
うことができなくなつた場合に、現用回線から予
備回線に切替えて通信を継続する方法が用いられ
ている。この際、現用回線における障害を検出す
る手段が必要であるが、このような手段の一手段
として、現用回線より入力するクロツクを監視し
て、このクロツクの断を検出することにより、現
用回線の障害を検出する方法がある。(b) Background of the technology Generally, in the field of communications, a working line and a protection line are set up, and when the working line becomes unable to perform communication due to a failure, etc., communication is switched from the working line to the protection line. A continuous method is used. At this time, a means to detect a failure in the working line is required. One such means is to monitor the clock input from the working line and detect a disconnection of this clock. There are ways to detect failures.
すなわち、第１図を用いて説明すると、現用回
線Ｎより入力するクロツクをクロツク断検出回路
１により監視して、該クロツク断検出回路１で現
用回線Ｎからのクロツクの断を検出したとき、ス
イツチ２を制御して、現用回線Ｎから予備回線Ｅ
に切替える。よつて出力端子OUTからは継続し
てクロツクが出力されることになる。 That is, to explain using FIG. 1, the clock input from the working line N is monitored by the clock disconnection detection circuit 1, and when the clock disconnection detection circuit 1 detects the disconnection of the clock from the working line N, the switch is activated. 2, from the working line N to the protection line E.
Switch to. Therefore, the clock is continuously output from the output terminal OUT.
このようなクロツクの断を検出するクロツク断
検出回路としてはクロツクの断を瞬時に検出でき
るものが要求される。その理由は、現用回線Ｎか
らのクロツクが断となつた時点から、クロツク断
検出回路１でクロツクの断が検出されるまでの間
に現用回線Ｎが選択されているために、出力端子
OUTからは何も出力されていない状態となるた
めである。 A clock disconnection detection circuit for detecting such a clock disconnection is required to be capable of instantaneously detecting a clock disconnection. The reason for this is that the working line N is selected between the time when the clock from the working line N is disconnected and the time when the clock disconnection is detected by the clock disconnection detection circuit 1.
This is because nothing is output from OUT.
(c) 従来技術と問題点
かかるクロツク断検出回路の従来例を第２図乃
至第５図を用いて説明する。(c) Prior Art and Problems A conventional example of such a clock disconnection detection circuit will be explained with reference to FIGS. 2 to 5.
第２図は従来のクロツク断検出回路の一構成例
を示す図である。図において、C1，C2はコンデ
ンサ、D1，D2はダイオード、R1は抵抗、３は演
算増幅器、Ａは入力端子、Ｂは出力端子である。 FIG. 2 is a diagram showing an example of the configuration of a conventional clock disconnection detection circuit. In the figure, C 1 and C 2 are capacitors, D 1 and D 2 are diodes, R 1 is a resistor, 3 is an operational amplifier, A is an input terminal, and B is an output terminal.
第３図は第２図の動作説明図である。同図ａは
入力端子Ａより入力するクロツク、ｂはＤ点の電
圧レベル、ｃは出力端子Ｂより出力されるクロツ
ク断検出波形である。 FIG. 3 is an explanatory diagram of the operation of FIG. 2. In the figure, a shows the clock input from the input terminal A, b shows the voltage level at point D, and c shows the clock disconnection detection waveform output from the output terminal B.
第４図は、従来のクロツク断検出回路の他の実
施例構成図である。図において、４は単安定マル
チバイブレータ、R2は抵抗、C3はコンデンサ、
D3はダイオードである。 FIG. 4 is a block diagram of another embodiment of a conventional clock disconnection detection circuit. In the figure, 4 is a monostable multivibrator, R 2 is a resistor, C 3 is a capacitor,
D3 is a diode.
第５図は第４図の動作説明図である。同図ａは
入力端子Ａより入力するクロツク、ｂは出力端子
Ｂより出力されるクロツク断検出波形である。 FIG. 5 is an explanatory diagram of the operation of FIG. 4. In the figure, a shows a clock input from input terminal A, and b shows a clock disconnection detection waveform output from output terminal B.
まず、第２図に示すクロツク断検出回路につい
て説明する。かかるクロツク断検出回路は、第３
図に示すようにクロツクの高レベルの時、コンデ
ンサC2に電荷を蓄積し、低レベルの時、コンデ
ンサC2が抵抗R1とコンデンサC2の時定数で放電
する。このような動作によつて得られるＤ点の電
位は、演算増幅器３に入力され、基準レベル
Vrefと比較される。このときＤ点の電位が基準
レベルVrefより低くなつたとき、出力端子Ｂの
出力は低レベルとなる。すなわち、第３図のＸ点
においてクロツクが断になつたとすると、コンデ
ンサC2はこの時点よりコンデンサC2と抵抗R1の
時定数で放電を続けるため、第４図ｂに示すよう
にＤ点のレベルは低くなり続け、基準レベル
Vrefより低くなつた時点Ｙより出力が低レベル
となる。 First, the clock disconnection detection circuit shown in FIG. 2 will be explained. Such a clock disconnection detection circuit is a third clock disconnection detection circuit.
As shown in the figure, when the clock is at a high level, charge is stored in capacitor C2 , and when the clock is at a low level, capacitor C2 is discharged with the time constant of resistor R1 and capacitor C2 . The potential at point D obtained by such an operation is input to the operational amplifier 3, and the potential at the point D is adjusted to the reference level.
Compared to Vref. At this time, when the potential at point D becomes lower than the reference level Vref, the output from output terminal B becomes low level. In other words , if the clock is cut off at point The level continues to decrease, reaching the reference level.
The output becomes a low level from point Y when it becomes lower than Vref.
しかしながら、かかる第２図に示すクロツク断
検出回路は、コンデンサC2の充電時間を短かく
するために抵抗R1の値を余り小さくできなかつ
た。このため、この回路におけるコンデンサC2
と抵抗R1の時定数を小さくすることができない
ため、クロツクの断を検出する時点が、クロツク
の断時よりT1だけ遅延を生じるという欠点を有
していた。このため第１図に示すクロツク断検出
回路は高速に動作を行わせることができなかつ
た。 However, in the clock interruption detection circuit shown in FIG. 2, the value of the resistor R1 cannot be made very small in order to shorten the charging time of the capacitor C2 . Therefore, the capacitor C 2 in this circuit
Since the time constant of the resistor R1 cannot be made small, there is a drawback that the time at which clock disconnection is detected is delayed by T1 from the clock disconnection. For this reason, the clock disconnection detection circuit shown in FIG. 1 cannot operate at high speed.
また、第４図に示す如き単安定マルチバイブレ
ータを用いたクロツク断検出回路もあるが、この
回路は入力クロツクの立上りでトリがされ、立上
りが来るたびに何度も再トリがされるが、クロツ
クが断になるとトリがされなくなるので、クロツ
クが断となる前のクロツクＧの立上り時点からコ
ンデンサC3と抵抗R2の時定数で決まる時間後ク
ロツクの断が検出される。しかしながら、かかる
第４図に示すクロツク断検出回路も、第２図に示
すクロツク断検出回路と同様にクロツクの断を検
出する際の検出時間は、コンデンサC3と抵抗R2
の時定数で決定されるため、高速に動作させるこ
とができなかつたという欠点を有していた。 There is also a clock disconnection detection circuit using a monostable multivibrator as shown in Figure 4, but this circuit is triggered at the rising edge of the input clock and is trigged again and again each time the input clock rises. Since the clock is not trigged when the clock is disconnected, the disconnection of the clock is detected after a time period determined by the time constant of the capacitor C3 and the resistor R2 from the rising edge of the clock G before the clock is disconnected. However, in the clock disconnection detection circuit shown in FIG. 4 as well as in the clock disconnection detection circuit shown in FIG .
Since it is determined by the time constant of , it has the disadvantage that it cannot be operated at high speed.
以上説明したように、従来のクロツク断検出回
路ではクロツクの断を瞬時に検出することができ
ないものであつた。よつて、かかる従来のクロツ
ク断検出回路を第１図に示すシステムに適用した
場合、現用回線からのクロツクが断となつた時点
からクロツク断検出回路でクロツクの断が検出さ
れるまでの間は、出力端子から何も出力されない
状態となつてしまう。 As explained above, the conventional clock disconnection detection circuit cannot instantly detect a clock disconnection. Therefore, when such a conventional clock disconnection detection circuit is applied to the system shown in FIG. , nothing will be output from the output terminal.
(d) 発明の目的
本発明は、かかる従来のクロツク断検出回路の
欠点を除去する如く、瞬時にクロツクの断を検出
できるクロツク断検出回路を提供することを目的
とするものである。(d) Object of the Invention It is an object of the present invention to provide a clock disconnection detection circuit that can instantly detect a clock disconnection so as to eliminate the drawbacks of the conventional clock disconnection detection circuit.
(e) 発明の構成
本発明はかかる目的を達成するために、クロツ
クを現用回線と予備回線の二系統で供給するシス
テムのクロツク入力断検出回路に於いて、
一方の入力クロツクの立上りを検出する立上り
検出手段と、該一方の入力クロツクの立下りを検
出する立下り検出手段と、該立上り検出手段にて
検出された一方の入力クロツクの立上り時の他方
の該入力クロツクより位相の遅れたクロツクのレ
ベルに応じて所定レベルを出力する立上りレベル
検出手段と、該立下り検出手段にて検出された一
方の入力クロツクの立下り時の他方の該入力クロ
ツクより位相の遅れたクロツクのレベルに応じて
所定レベルを出力する立下りレベル検出手段とを
設け、該立上りレベル検出手段の出力並びに該立
下りレベル検出手段の出力から該入力クロツクの
断を検出することを特徴とするものである。(e) Structure of the Invention In order to achieve the above object, the present invention detects the rising edge of one input clock in a clock input disconnection detection circuit of a system that supplies clocks through two lines, a working line and a protection line. A rising edge detecting means, a falling detecting means for detecting a falling edge of the one input clock, and a clock whose phase lags the other input clock at the rising edge of one of the input clocks detected by the rising edge detecting means. a rising level detecting means for outputting a predetermined level according to the level of the clock; and a rising level detecting means for outputting a predetermined level according to the level of the clock whose phase is delayed from the other input clock at the falling edge of one input clock detected by the falling detecting means. A falling level detecting means for outputting a predetermined level is provided, and disconnection of the input clock is detected from the output of the rising level detecting means and the output of the falling level detecting means.
(f) 発明の実施例
以下、第６図並びに第７図を用いて、本発明の
クロツク断検出回路の一実施例を詳説する。(f) Embodiment of the Invention Hereinafter, an embodiment of the clock disconnection detection circuit of the present invention will be explained in detail with reference to FIGS. 6 and 7.
第６図は、本発明のクロツク断検出回路の一構
成例を示す図である。図において、５は立下り検
出回路、６は立上り検出回路、７は立下りレベル
検出回路、８は立上りレベル検出回路、INV1乃
至INV4はインバータ、FF1乃至FF4はフリツプ
フロツプ、AND1乃至AND3は論理積ゲート、
DL1及びDL2は遅延回路である。尚、入力端子
Ａ、入力端子Ｃ、入力端子Ｂはそれぞれ第１図の
Ａ，Ｃ，Ｂに対応する。 FIG. 6 is a diagram showing an example of the configuration of a clock disconnection detection circuit according to the present invention. In the figure, 5 is a falling detection circuit, 6 is a rising detection circuit, 7 is a falling level detection circuit, 8 is a rising level detection circuit, INV1 to INV4 are inverters, FF1 to FF4 are flip-flops, AND1 to AND3 are AND gates. ,
DL1 and DL2 are delay circuits. Note that input terminal A, input terminal C, and input terminal B correspond to A, C, and B in FIG. 1, respectively.
第７図は第６図の動作説明図である。同図１は
入力端子Ａから入力するクロツク波形、２は入力
端子Ｃから入力するクロツク波形、３乃至１４は
それぞれ第６図のａ点乃至ｌ点における波形、１
５は出力端子Ｂでの波形である。 FIG. 7 is an explanatory diagram of the operation of FIG. 6. 1 is a clock waveform input from input terminal A, 2 is a clock waveform input from input terminal C, 3 to 14 are waveforms at points a to l in FIG. 6, respectively.
5 is the waveform at output terminal B.
かかる第６図に示す回路において、端子Z1並び
に端子Z2には常時高レベルの信号が入力されてい
る。また、入力端子Ａ、入力端子Ｃに入力するク
ロツクは、位相のずれた同一の周波数のクロツク
が入力する。 In the circuit shown in FIG. 6, a high level signal is always input to the terminal Z1 and the terminal Z2 . Further, the clocks inputted to input terminal A and input terminal C are clocks having the same frequency but shifted in phase.
入力端子Ａから入力する第７図１に示すクロツ
クは、第７図３に示すようにインバータINV1に
より反転させられ、フリツプフロツプFF1のクロ
ツクとして入力される。また、この第７図１に示
すクロツクはフリツプフロツプFF2のクロツクと
してクロツク端子CLKに入力される。 The clock shown in FIG. 71 inputted from the input terminal A is inverted by the inverter INV1 as shown in FIG. 7, and inputted as the clock of the flip-flop FF1. Further, the clock shown in FIG. 71 is inputted to the clock terminal CLK as the clock of the flip-flop FF2.
また、入力端子Ｃから入力する第７図２に示す
クロツクは、遅延回路DL2に入力し、この遅延回
路DL2から第７図１０に示すように時間Dbだけ
遅れたクロツクとして出力される。この遅延回路
DL2の出力はインバータINV3で反転されて第７
図１１に示すクロツクとして論理積ゲートAND2
に入力される。論理積ゲートAND2では、該イン
バータINV3の出力と入力端子Ｃから入力するク
ロツクとの論理積をとつて第７図１２に示すクロ
ツクをフリツプフロツプFF2のリセツトパルスと
してフリツプフロツプFF2のリセツト端子Ｒに入
力させる。よつて、フリツプフロツプFF2のＱ出
力は第７図５に示すパルスとなる。 Further, the clock shown in FIG. 7, which is input from the input terminal C, is input to the delay circuit DL2, and is outputted from the delay circuit DL2 as a clock delayed by the time Db, as shown in FIG. 7, 10. This delay circuit
The output of DL2 is inverted by inverter INV3 and
The AND gate AND2 is used as the clock shown in Figure 11.
is input. The AND gate AND2 performs an AND operation between the output of the inverter INV3 and the clock input from the input terminal C, and inputs the clock shown in FIG. 7 to the reset terminal R of the flip-flop FF2 as a reset pulse of the flip-flop FF2. Therefore, the Q output of flip-flop FF2 becomes the pulse shown in FIG. 7.
該FF2のＱの出力である第７図５に示すパルス
は、フリツプフロツプFF４のクロツクとしてフ
リツプフロツプFF4のCLK端子に入力する。よ
つて、フリツプフロツプFF4はＤ端子に入力する
第７図２に示すクロツクをCLK端子に入力する
第７図５のパルスで打ち抜く。よつて、フリツプ
フロツプFF4のＱ出力は第７図１４に示す如き波
形となる。 The pulse shown in FIG. 7, which is the output of Q of the FF2, is inputted to the CLK terminal of the flip-flop FF4 as the clock of the flip-flop FF4. Therefore, the flip-flop FF4 punches out the clock shown in FIG. 7, which is input to the D terminal, by the pulse shown in FIG. 7, which is input to the CLK terminal. Therefore, the Q output of flip-flop FF4 has a waveform as shown in FIG. 7.
また、入力端子Ｃから入力する第７図２に示す
クロツクはインバータINV4で反転され、第７図
６に示すクロツク波形で論理和ゲートAND1、遅
延回路DL1、フリツプフロツプFF3のＤ端子に入
力される。遅延回路DL1では、該第７図６に示す
クロツクを第７図７に示すように時間Daだけ遅
延させてインバータINV2に出力する。インバー
タINV2では該第７図７に示すクロツクを第７図
８に示すクロツクとして論理和ゲートAND1に出
力する。論理和ゲートAND1では、該インバータ
INV2の出力と該インバータINV4の出力との論
理和をとつて、第７図９に示すクロツクをフリツ
プフロツプFF1のリセツトパルスとしてフリツプ
フロツプFF1のリセツト端子Ｒに入力させる。よ
つて、フリツプフロツプFF1のＱ出力は第７図４
に示すパルスとなる。 Further, the clock shown in FIG. 7, which is inputted from the input terminal C, is inverted by the inverter INV4, and is inputted to the D terminal of the OR gate AND1, the delay circuit DL1, and the flip-flop FF3 with the clock waveform shown in FIG. 7. The delay circuit DL1 delays the clock shown in FIG. 7 by a time Da as shown in FIG. 7, and outputs the delayed clock to the inverter INV2. The inverter INV2 outputs the clock shown in FIG. 7 as the clock shown in FIG. 7 to the OR gate AND1. In the logical sum gate AND1, the inverter
The output of INV2 and the output of inverter INV4 are logically summed, and the clock shown in FIG. 7 is inputted to the reset terminal R of flip-flop FF1 as a reset pulse of flip-flop FF1. Therefore, the Q output of flip-flop FF1 is as shown in Fig. 4.
The pulse will be as shown in .
さらに、インバータINV4の出力、すなわち第
７図６に示すクロツクは、フリツプフロツプFF3
のＤ端子に入力される。よつて、フリツプフロツ
プFF3はＤ端子に入力する第７図６に示すクロツ
クを、CLK端子に入力する第７図４のパルスで
打ち抜く。よつて、フリツプフロツプFF3のＱ出
力は第７図１３に示す如き波形となる。 Furthermore, the output of the inverter INV4, that is, the clock shown in FIG.
is input to the D terminal of Therefore, flip-flop FF3 punches out the clock shown in FIG. 7, which is input to the D terminal, by the pulse shown in FIG. 7, which is input to the CLK terminal. Therefore, the Q output of flip-flop FF3 has a waveform as shown in FIG. 7.
従つて、上述のフリツプフロツプFF3のＱ出力
並びにフリツプフロツプFF4のＱ出力は論理和ゲ
ートAND3に入力し、該論理和ゲートAND3で論
理和がとられる。よつて、出力端子Ｂからは第７
図１５に示す如きクロツク断検出出力波形が出力
される。 Therefore, the Q output of the flip-flop FF3 and the Q output of the flip-flop FF4 described above are input to the OR gate AND3, and the OR gate AND3 performs a logical sum. Therefore, from output terminal B, the seventh
A clock break detection output waveform as shown in FIG. 15 is output.
すなわち、本発明のクロツク断検出回路では、
入力端子Ａから入力するクロツクの立下りを立下
り検出回路５で検出し、該立下り検出回路５にて
検出された入力端子Ａの立下り時の入力端子Ｃか
ら入力したクロツクがＬレベルの時０を出力し、
また、入力端子Ａから入力するクロツクの立上り
を立上り検出回路６で検出し、該立上り検出回路
６にて検出された入力端子Ａの立上り時の入力端
子Ｃから入力したクロツクがＨレベルの時０を出
力する。よつて、該立下り検出手段５並びに該立
上り検出回路６の出力の論理和を論理和ゲート
AND3でとることにより、入力端子Ａから入力す
るクロツクの断が検出される。 That is, in the clock disconnection detection circuit of the present invention,
The falling edge of the clock input from the input terminal A is detected by the falling edge detection circuit 5, and when the falling edge of the clock input from the input terminal C detected by the falling edge detection circuit 5 is at the L level. Outputs time 0,
Further, the rising edge of the clock input from the input terminal A is detected by the rising edge detection circuit 6, and when the clock inputted from the input terminal C at the rising edge of the input terminal A detected by the rising edge detection circuit 6 is at H level, the clock is zero. Output. Therefore, the logical sum of the outputs of the falling detecting means 5 and the rising detecting circuit 6 is connected to the logical sum gate.
By using AND3, disconnection of the clock input from input terminal A is detected.
このように、本発明においては、入力端子Ａよ
り入力するクロツクの立上り並びに立下りを検出
し、該立上り及び該立下りの検出された時に入力
端子Ｃから入力したクロツクのレベルによつて入
力クロツクの断を検出しているが、これは該入力
クロツクが低レベルに固定した場合を検出するだ
けでなく、高レベルに固定された場合も検出でき
るのを想定しているためである。 As described above, in the present invention, the rising and falling edges of the clock input from the input terminal A are detected, and the input clock is controlled based on the level of the clock input from the input terminal C when the rising edge and the falling edge are detected. This is because it is assumed that not only the case where the input clock is fixed at a low level can be detected, but also the case where the input clock is fixed at a high level can be detected.
尚、ここでは立下り検出回路５、立上り検出回
路６、立下りレベル検出回路７、立上りレベル検
出回路８として、第６図に示す構成のものを用い
て説明したが、上述の動作と同様の動作を行うも
のであれば、上記目的は達成できるものである。 Note that although the falling detection circuit 5, the rising edge detecting circuit 6, the falling level detecting circuit 7, and the rising level detecting circuit 8 have the configurations shown in FIG. The above purpose can be achieved as long as the device performs the operation.
(g) 発明の効果
以上、詳細に説明した如く本発明のクロツク断
検出回路によれば、入力クロツクの一周期中の立
上り並びに立下りを検出し、該立上り及び該立下
りの検出時に入力端子Ｃから入力されるクロツク
のレベルを検出することにより、入力クロツクの
断を検出しているため、最小時間で検出できると
いう効果を得ることができる。したがつて、第１
図に示すような現用回線から予備回線に切替える
方式に適用した場合、現用回線から予備回線に切
替えるのを無瞬断で行うことができる。(g) Effects of the Invention As described above in detail, the clock disconnection detection circuit of the present invention detects the rising edge and falling edge of the input clock during one cycle, and when the rising edge and the falling edge are detected, the input terminal Since the disconnection of the input clock is detected by detecting the level of the clock input from C, it is possible to obtain the effect that detection can be performed in a minimum amount of time. Therefore, the first
When applied to a system for switching from a working line to a protection line as shown in the figure, switching from a working line to a protection line can be performed without momentary interruption.
第１図は現用・予備切替え機能を有する通信方
式を示す図、第２図は従来のクロツク断検出回路
の一構成例を示す図、第３図は第２図の動作説明
図、第４図は従来のクロツク断検出回路の他の実
施例構成図、第５図は第４図の動作説明図、第６
図は本発明のクロツク断検出回路の一構成例を示
す図、第７図は第６図の動作説明図である。
図中、１はクロツク断検出回路、２は切替回
路、３は演算増幅器、４は単安定マルチバイブレ
ータ、５は立下り検出回路、６は立上り検出回
路、７は立下りレベル検出回路、８は立上りレベ
ル検出回路である。
Fig. 1 is a diagram showing a communication system having a working/standby switching function, Fig. 2 is a diagram showing an example of the configuration of a conventional clock disconnection detection circuit, Fig. 3 is an explanatory diagram of the operation of Fig. 2, and Fig. 4 5 is a block diagram of another embodiment of the conventional clock disconnection detection circuit, FIG. 5 is an explanatory diagram of the operation of FIG. 4, and FIG.
This figure shows an example of the structure of the clock disconnection detection circuit of the present invention, and FIG. 7 is an explanatory diagram of the operation of FIG. 6. In the figure, 1 is a clock interruption detection circuit, 2 is a switching circuit, 3 is an operational amplifier, 4 is a monostable multivibrator, 5 is a falling detection circuit, 6 is a rising detection circuit, 7 is a falling level detection circuit, and 8 is a falling level detection circuit. This is a rising level detection circuit.
Claims (1)
給するシステムのクロツク入力断検出回路に於い
て、一方のクロツクの立上りを検出する立上り検
出手段と、該一方の入力クロツクの立下りを検出
する立下り検出手段と、該立上り検出手段にて検
出された一方の入力クロツクの立上り時の他方の
該入力クロツクより位相の遅れたクロツクのレベ
ルに応じて所定レベルを出力する立上りレベル検
出手段と、該立下り検出手段にて検出された一方
の入力クロツクの立下り時の他方の該入力クロツ
クより位相の遅れたクロツクのレベルに応じて所
定レベルを出力する立下りレベル検出手段とを設
け、該立上りレベル検出手段の出力並びに該立下
りレベル検出手段の出力から該入力クロツクの断
を検出することを特徴とするクロツク断検出回
路。1. In a clock input disconnection detection circuit for a system in which clocks are supplied through two lines, a working line and a protection line, there is a rising edge detecting means for detecting the rising edge of one clock, and a falling edge detecting means for detecting the falling edge of one of the input clocks. falling detection means; rising level detection means for outputting a predetermined level in accordance with the level of a clock whose phase lags that of the other input clock at the rising edge of one input clock detected by the rise detection means; Falling level detection means outputs a predetermined level in accordance with the level of a clock whose phase is delayed from the other input clock when one input clock falls, detected by the fall detection means, 1. A clock disconnection detection circuit which detects disconnection of the input clock from the output of the level detection means and the output of the falling level detection means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112872A JPS594339A (en) | 1982-06-30 | 1982-06-30 | Clock interruption detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112872A JPS594339A (en) | 1982-06-30 | 1982-06-30 | Clock interruption detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS594339A JPS594339A (en) | 1984-01-11 |
| JPH0141055B2 true JPH0141055B2 (en) | 1989-09-01 |
Family
ID=14597633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112872A Granted JPS594339A (en) | 1982-06-30 | 1982-06-30 | Clock interruption detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS594339A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161054A (en) * | 1985-01-09 | 1986-07-21 | Nec Corp | Receiving signal off detecting circuit |
| JP2001330488A (en) * | 2000-05-19 | 2001-11-30 | Matsushita Electric Ind Co Ltd | Gas meter control unit |
-
1982
- 1982-06-30 JP JP57112872A patent/JPS594339A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS594339A (en) | 1984-01-11 |
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