JPH01295533A - Viterbi decoder - Google Patents
Viterbi decoderInfo
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- 230000015654 memory Effects 0.000 claims abstract description 50
- 238000007476 Maximum Likelihood Methods 0.000 claims description 8
- 238000006243 chemical reaction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 238000004364 calculation method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004083 survival effect Effects 0.000 description 2
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 1
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Error Detection And Correction (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
畳込み符号の誤り訂正復号を行うビタビ復号器に関し、
パスメモリ回路として動作速度の遅い記憶素子の使用を
可能とすることを目的とし、
ACS回路からのパス選択信号が加えられて、最尤パス
の履歴を記憶するパスメモリ回路を備えたビタビ復号器
に於いて、前記ACS回路からのパス選択信号をn並列
に変換する直並列変換部と、該直並列変換部によりn並
列に変換されたパス選択信号を加えて、記憶素子に生き
残りパスの更新をnシンボル毎に行わせるセレクタとを
備えて構成した。[Detailed Description of the Invention] [Summary] Regarding a Viterbi decoder that performs error correction decoding of convolutional codes, the purpose is to enable the use of a memory element with a slow operating speed as a path memory circuit. In a Viterbi decoder equipped with a path memory circuit to which a selection signal is applied and which stores the history of the maximum likelihood path, a serial-to-parallel converter converts the path selection signal from the ACS circuit into n parallel paths; The configuration includes a selector that adds the path selection signal converted into n parallels by the parallel converter and causes the storage element to update the surviving path every n symbols.
本発明は、畳込み符号の誤り訂正復号を行うビタビ復号
器に関するものである。The present invention relates to a Viterbi decoder that performs error correction decoding of convolutional codes.
ビタビ復号器(V 1terbi D ecoder
)は、畳込み符号の最尤復号法に使用されるもので、既
知の複数の符号系列のうち、受信符号系列に最も符号距
離が近いパスを最尤パスとして選択し、その選択された
パスに対応した復号データを得るものであり、誤り訂正
能力が高いことから、衛星通信方式等に於ける復号器と
して使用されている。Viterbi decoder
) is used in the maximum likelihood decoding method for convolutional codes. Among multiple known code sequences, the path with the closest code distance to the received code sequence is selected as the maximum likelihood path, and the selected path Because it obtains decoded data corresponding to the data and has a high error correction ability, it is used as a decoder in satellite communication systems and the like.
このビタビ復号器に於ける最尤パスの履歴を記憶するパ
スメモリ回路は、畳込み符号の拘束長の5〜6倍程度の
段数を必要とするものであり、このパスメモリ回路を経
済的に構成することが要望されている。The path memory circuit that stores the history of the maximum likelihood path in this Viterbi decoder requires a number of stages approximately 5 to 6 times the constraint length of the convolutional code. It is requested that it be configured.
第4図はビタビ復号器のブロック図であり、ビタビ復号
器は、ブランチメトリック計算回路31と、ACS回路
32と、パスメモリ回路33とを主要素として構成され
ている。ブラン”チメトリソク計算回路31は、受信符
号からブランチメトリックを計算してへC8回路32に
加えるもので、例えば、直交振幅変調信号(CAM信号
)の復調信号を、8値軟判定により判定すると、I、Q
相それぞれ3ビツトの出力信号となり、合計で6ビツト
構成の受信符号がブランチメトリック計算回路31に加
えられる。FIG. 4 is a block diagram of a Viterbi decoder, and the Viterbi decoder is constructed with a branch metric calculation circuit 31, an ACS circuit 32, and a path memory circuit 33 as main elements. The branch metric calculation circuit 31 calculates a branch metric from the received code and adds it to the C8 circuit 32. For example, when a demodulated signal of a quadrature amplitude modulation signal (CAM signal) is determined by 8-value soft decision, I ,Q
Each phase becomes an output signal of 3 bits, and a received code of 6 bits in total is applied to the branch metric calculation circuit 31.
ブランチメトリック計算回路31は、例えば、第5図に
示すように、インバータ34.35と、加算器36〜3
9とから構成され、復調信号の判定出力信号1.Qが入
力され、(1+Q)、 (1+Q) 、 (T+Q
) 、 (T+Gl)のO〜14の値を示す4ビツト
構成の4種類のブランチメトリックBMI〜BM4が出
力されてACS回路32に加えられる。The branch metric calculation circuit 31 includes, for example, inverters 34, 35 and adders 36 to 3, as shown in FIG.
9, and a determination output signal 1.9 of the demodulated signal. Q is input, (1+Q), (1+Q), (T+Q
), (T+Gl), four types of branch metrics BMI to BM4 having a 4-bit configuration indicating values of O to 14 are outputted and added to the ACS circuit 32.
ACS回路32は、加算器(人dder)と、比較器(
Comparator )と、セレクタ(S elec
tor )とから構成されており、畳込み符号の拘束長
Kに対して、211個のACS回路部を設けるものであ
る。第6図は拘束長に=3とした場合を示し、2に−1
= 23−1 = 4個のACS回路部(ACSI〜A
CS4)41〜44により構成され、各AC8回路部4
1〜44は、ブランチメトリックBM1〜BM4と、■
シンボル前のバスメトリックとにより、新しいパスメト
リックを算出して比較することにより生き残りパスを選
択し、その時の生き残りパスの選択結果であるパス選択
信号Psi〜PS4を出力する。The ACS circuit 32 includes an adder (adder) and a comparator (
Comparator ) and selector (S elec
tor), and 211 ACS circuit units are provided for the constraint length K of the convolutional code. Figure 6 shows the case where the constraint length is set to =3, and -1 to 2.
= 23-1 = 4 ACS circuit sections (ACSI~A
CS4) consists of 41 to 44, and each AC8 circuit section 4
1 to 44 are branch metrics BM1 to BM4, and ■
By calculating and comparing a new path metric with the bus metric before the symbol, a surviving path is selected, and path selection signals Psi to PS4, which are the selection results of the surviving path at that time, are output.
例えば、ACS回路部41は、ブランチメトリックBM
I、BM2と、ACS回路部41.43からの1シンボ
ル前のバスメトリックとが加えられ、新しいパスメトリ
ンクを算出し、その時のパス選択信号Psiを出力する
。For example, the ACS circuit unit 41 uses a branch metric BM.
I, BM2, and the bus metric one symbol before from the ACS circuit section 41.43 are added to calculate a new path metric link, and output the current path selection signal Psi.
ACS回路部41〜44は、例えば、第7図に示すよう
に、加算器45.46と、比較器47と、セレクタ48
とから構成されており、ブランチメトリックとバスメト
リックとがそれぞれ加算器45.46に加えられ、加算
器45.46の加算出力は比較器47に加えられて比較
され、比較結果の信号をパス選択信号として、セレクタ
48及びパスメモリ回路33 (第4図参照)に加える
ものであり、セレクタ48から加算結果の小さい方が新
しいバスメトリックとして出力され、次のシンボルのバ
スメトリックの算出に用いられる。The ACS circuit units 41 to 44 include, for example, adders 45 and 46, a comparator 47, and a selector 48, as shown in FIG.
The branch metric and the bus metric are added to adders 45 and 46, respectively, and the addition outputs of the adders 45 and 46 are added to a comparator 47 for comparison, and the comparison result signal is used for path selection. It is added as a signal to the selector 48 and the path memory circuit 33 (see FIG. 4), and the smaller addition result is output from the selector 48 as a new bus metric, and is used to calculate the bus metric of the next symbol.
パスメモリ回路33は、例えば、第8図に3段のみの構
成を示すように、2−1セレクタSELとフリップフロ
ップFFとからなるメモリセルMSll〜MS43を有
し、メモリセルMSIIの出力は次段のメモリセルMS
12.MS22に、メモリセルMS21の出力は次段の
メモリセルMS32.MS42に、メモリセルMS31
の出力は次段のメモリセルMS12.MS22に、又メ
モリセルMS41の出力は次段のメモリセルMS32、
MS42にそれぞれ加えられるように接続されている。For example, the path memory circuit 33 has memory cells MSll to MS43 each consisting of a 2-1 selector SEL and a flip-flop FF, as shown in FIG. 8 showing a three-stage configuration, and the output of the memory cell MSII is tier memory cell MS
12. The output of the memory cell MS21 is sent to the next stage memory cell MS32. In MS42, memory cell MS31
The output of the next stage memory cell MS12. MS22, and the output of memory cell MS41 is sent to the next stage memory cell MS32,
are connected to be added to the MS42, respectively.
そして、初段のメモリセルMSII〜MS41には、4
通りの内部状態の“00″、”01″。Then, the first stage memory cells MSII to MS41 have 4
“00”, “01” of the internal state of the street.
“10”、”11’のそれぞれのLSBの“0”、“1
”、“0”、“1”の固定パターンが入力され、4個の
ACS回路部41〜44からのパス選択信号PS1〜P
S4がメモリセルの2−1セレクタSELに加えられて
、順次パスが遷移される。即ち、復号サイクル毎に生き
残りパスとして判定された側のメモリセルの内容を、パ
ス選択信号Psi−PS4を用いて転送することになり
、最終段から復号出力が得られる。“0” and “1” of LSB of “10” and “11” respectively
”, “0”, and “1” are input, and the path selection signals PS1 to P from the four ACS circuit units 41 to 44 are input.
S4 is added to the 2-1 selector SEL of the memory cell, and the paths are sequentially transitioned. That is, in each decoding cycle, the contents of the memory cell on the side determined as a surviving path is transferred using the path selection signal Psi-PS4, and a decoding output is obtained from the final stage.
又パスメモリ回路33を、ランダムアクセスメモリによ
り構成することもできるもので、第9図は、従来例の2
面構成のランダムアクセスメモリ(RAMI、RAM2
)53.54を用いて構成した場合のブロック図を示し
、51はACS回路、52はセレクタ、55は制御回路
、56は最尤パス選択部である。The path memory circuit 33 can also be constructed from a random access memory, and FIG. 9 shows a conventional example 2.
Random access memory with surface configuration (RAMI, RAM2
) 53 and 54, in which 51 is an ACS circuit, 52 is a selector, 55 is a control circuit, and 56 is a maximum likelihood path selection section.
ランダムアクセスメモリ53.54は、制御回路55に
より一方を読出動作とすると、他方を書込動作となるよ
うに制御するものであり、又図示を省略したアドレス制
御回路によりアクセスアドレスが制御される。又ACS
回路51からのパス選択信号がセレクタ52に加えられ
、例えば、ランダムアクセスメモリ53から1シンボル
前の生き残りパスがパス選択信号に従って選択されて、
新しい生き残りパスとしてランダムアクセスメモ!J5
4に書込まれる。即ち、第8図に於ける成る段から次段
へ、パス選択信号Psi〜PS4に従って生き残りパス
を更新させる場合と同様に、成るアドレスからのデータ
がパス選択信号に従って次のアドレスへ遷移するように
書込まれる。そして、最終段に相当するアドレスからデ
ータが読出されて最尤パス選択部56に加えられ、復号
出力となる。The random access memories 53 and 54 are controlled by a control circuit 55 so that one of them performs a read operation and the other performs a write operation, and access addresses are controlled by an address control circuit (not shown). Also ACS
A path selection signal from the circuit 51 is applied to the selector 52, and, for example, the surviving path of one symbol before from the random access memory 53 is selected according to the path selection signal.
Random access memo as a new survival pass! J5
Written to 4. That is, in the same way as in the case where the surviving paths are updated from the stage to the next stage in accordance with the path selection signals Psi to PS4 in FIG. written. Then, data is read from the address corresponding to the final stage and is applied to the maximum likelihood path selection section 56 to become a decoded output.
ビタビ復号器は、畳込み符号の拘束長Kを太きくする程
、誤り訂正能力が大きくなるものであるが、その反面、
回路規模が指数函数的に増大する欠点がある。又パスメ
モリ回路33は、畳込み符号の拘束長にの5〜6倍程度
の段数を必要とするもので、訂正能力を高める為に拘束
長Kを大きくスルに従って段数が多くなる。又1シンボ
ルの復号処理毎にパス選択信号に従って生き残りパスの
更新を行うものであるから、復号速度に対応した動作速
度の回路素子により構成する必要があり、特に、ランダ
ムアクセスメモリを用いて構成した場合は、lシンボル
の復号処理毎に複数回の読出し書込みを必要とするから
、高速動作のメモリを必要とすることになる。In the Viterbi decoder, the larger the constraint length K of the convolutional code, the greater the error correction ability, but on the other hand,
The disadvantage is that the circuit scale increases exponentially. Furthermore, the path memory circuit 33 requires a number of stages approximately 5 to 6 times the constraint length of the convolutional code, and the number of stages increases as the constraint length K is increased to improve the correction ability. In addition, since the surviving paths are updated in accordance with the path selection signal every time one symbol is decoded, it is necessary to configure circuit elements with operating speeds corresponding to the decoding speed, and in particular, it is necessary to configure circuit elements using random access memory. In this case, reading and writing are required a plurality of times for each decoding process of l symbols, so a high-speed operation memory is required.
本発明は、パスメモリ回路として動作速度の遅い記憶素
子の使用を可能とすることを目的とするものである。An object of the present invention is to enable the use of a memory element with a slow operating speed as a path memory circuit.
本発明のビタビ復号器は、パスメモリ回路に於ける生き
残りパスの更新をnシンボル毎にまとめて行わせるもの
であり、第1図を参照して説明する。The Viterbi decoder of the present invention updates the surviving paths in the path memory circuit once every n symbols, and will be explained with reference to FIG.
ACS回路1からのパス選択信号が加えられて最尤パス
の履歴を記憶するパスメモリ回路2を備えたビタビ復号
器に於いて、ACS回路1からのパス選択信号をn並列
に変換する直並列変換部3と、この直並列変換部3でn
並列に変換されたパス選択信号Psi−1〜Psi−n
、PS2−1〜PS2−n、 ・・・を加えて、記憶
素子4に生き残りパスの更新をnシンボル毎に行わせる
セレクタ5とを設けたものであり、記憶素子4としてフ
リップフロップを用いた場合は、クロック端子Cにクロ
ック信号CLKが加えられ、データ端子りに初期値或い
は前段からセレクタ5を介して内部状態が加えられる。In a Viterbi decoder equipped with a path memory circuit 2 that stores the history of the maximum likelihood path to which the path selection signal from the ACS circuit 1 is added, a serial-parallel process converts the path selection signal from the ACS circuit 1 into n parallel signals. The converter 3 and this serial/parallel converter 3 convert n
Path selection signals Psi-1 to Psi-n converted into parallel
, PS2-1 to PS2-n, . . . and a selector 5 that causes the memory element 4 to update the surviving path every n symbols. In this case, the clock signal CLK is applied to the clock terminal C, and the initial value or the internal state from the previous stage is applied via the selector 5 to the data terminal.
セレクタ5を2−1セレクタとすると、記憶素子4間に
n段設けて、それぞれにn並列に変換したパス選択信号
PSI−1〜PS1−n、PS2−1〜PS2−n、
・・・を加える。従って、初段のセレクタ5は、パス
選択信号Psi−1,PS2−1・・・により選択動作
し、次段のセレクタ5は、パス選択信号Psi−2,P
S2−2゜・・・により選択動作するから、記憶素子3
はnシンボル毎に記憶動作を行えば良いことになる。If the selector 5 is a 2-1 selector, n stages are provided between the storage elements 4, and each of them has n parallel converted path selection signals PSI-1 to PS1-n, PS2-1 to PS2-n,
Add... Therefore, the selector 5 at the first stage performs a selection operation based on the path selection signals Psi-1, PS2-1, . . .
Since the selection operation is performed by S2-2゜..., the memory element 3
Therefore, it is sufficient to perform a storage operation every n symbols.
即ち、クロック信号CLKは、ACS回路lに於けるク
ロック信号の1/nの速度で良いことになり、低速動作
の回路素子で構成することが可能となる。又高速動作の
回路素子で構成した場合は、ビットレートの高い畳込み
符号の復号処理が可能となる。That is, the clock signal CLK only needs to have a speed of 1/n of the clock signal in the ACS circuit 1, and it is possible to configure the circuit with low-speed operating circuit elements. In addition, if the circuit is configured with high-speed operation circuit elements, it becomes possible to decode convolutional codes with a high bit rate.
以下図面を参照して本発明の実施例について詳細に説明
する。Embodiments of the present invention will be described in detail below with reference to the drawings.
第2図は本発明の実施例の要部ブロック図であり、畳込
み符号の拘束長に=3の場合に於いて、パス選択信号を
2並列に変換して、2シンボル毎に生き残りパスの更新
を行わせる場合を示す。FIG. 2 is a block diagram of the main part of an embodiment of the present invention. When the constraint length of the convolutional code is 3, the path selection signal is converted in two parallel ways, and the surviving path is selected every two symbols. Indicates a case where an update is to be performed.
同図に於いて、11−1〜11−4.12−1〜12−
4はフリップフロップで、ACS回路からのパス選択信
号Psi−PS4を2並列のパス選択信号Psi−1,
Psi−2,・・・PS4−1.PS4−2に変換する
直並列変換部3を構成し、13−1〜13−4.14−
1〜14−4は記憶素子としてのフリップフロ・ノブ、
15−1〜15−8はフリップフロップ、16−1〜1
6−4.17−1〜17−4.18−1〜18−4.1
9−1〜19−4は2−1セレクタであり、パスメモリ
回路2を構成する。In the same figure, 11-1 to 11-4.12-1 to 12-
4 is a flip-flop which converts the path selection signal Psi-PS4 from the ACS circuit into two parallel path selection signals Psi-1,
Psi-2,...PS4-1. 13-1 to 13-4.14-
1 to 14-4 are flip-flow knobs as memory elements;
15-1 to 15-8 are flip-flops, 16-1 to 1
6-4.17-1 to 17-4.18-1 to 18-4.1
9-1 to 19-4 are 2-1 selectors, which constitute the path memory circuit 2.
フリップフロップ11−1〜11−4には、データクロ
ック信号CKを加え、他のフリップフロップには、その
データクロック信号CKを2分周したクロック信号CL
Kを加える。従って、記憶素子を構成するフリップフロ
ップ13−1〜13−4.14−1〜14−4は、従来
例の1/2の動作速度の構成で良いことになり、且つ個
数も従来例に比較してほぼ1/2となる。A data clock signal CK is applied to the flip-flops 11-1 to 11-4, and a clock signal CL obtained by dividing the data clock signal CK by two is applied to the other flip-flops.
Add K. Therefore, the flip-flops 13-1 to 13-4 and 14-1 to 14-4 constituting the memory element can be configured with half the operating speed of the conventional example, and the number of flip-flops is also smaller than that of the conventional example. It becomes approximately 1/2.
又フリップフロップ12−1〜12−4は、フリップフ
ロップ11−1〜11−4のQ端子出力が加えられるフ
リップフロップと、パス選択信号PS1〜PS4が加え
られるフリップフロップとの2個のフリップフロップか
ら構成され、Ql。The flip-flops 12-1 to 12-4 are two flip-flops, one to which the Q terminal outputs of the flip-flops 11-1 to 11-4 are applied, and the other to which the path selection signals PS1 to PS4 are applied. Consisting of Ql.
Q2端子から並列に変換されたパス選択信号が出力され
、並列変換されたパス選択信号Psi−1〜PS4−1
は、2−1セレクタ17−1〜17−4.19−1〜1
9−4に加えられ、パス選択信号Psi−2〜PS4−
2は、2−1セレクタ16−1〜16−4.18−1〜
18−4に加えられる。The parallel-converted path selection signal is output from the Q2 terminal, and the parallel-converted path selection signals Psi-1 to PS4-1
is 2-1 selector 17-1 to 17-4.19-1 to 1
9-4, and the path selection signals Psi-2 to PS4-
2 is the 2-1 selector 16-1~16-4.18-1~
Added to 18-4.
又フリップフロップ13−1〜13−4.14−1〜1
4−4と、2−1セレクタ16−1〜16−4.17−
1〜17−4.18−1〜18−4.19−1〜19−
4とは、通常のパスメモリ回路に於ける接続構成と同様
に、パス選択信号によりデータが遷移されるように接続
されている。Also, flip-flops 13-1 to 13-4.14-1 to 1
4-4 and 2-1 selector 16-1 to 16-4.17-
1-17-4.18-1-18-4.19-1-19-
4 is connected so that data is transitioned by a path selection signal, similar to the connection configuration in a normal path memory circuit.
又フリップフロップ15−1〜15−8は、2シンボル
毎にデータが遷移される前段の出力を、lシンボル毎に
出力できるようにする為のものであり、フリップフロッ
プ15−2.15−4.15−6.15−8は、パス選
択信号PSi−1による出力をラッチし、フリップフロ
ップ15−1゜15−3.15.−5.15−7は、パ
ス選択信号PS i−2による出力をラッチするもので
ある。Furthermore, the flip-flops 15-1 to 15-8 are for making it possible to output the output of the previous stage in which data is transitioned every 2 symbols every l symbol. .15-6.15-8 latches the output by the path selection signal PSi-1, and flip-flops 15-1°15-3.15. -5.15-7 is for latching the output by the path selection signal PS i-2.
第3図は本発明の実施例の動作説明図であり、(alは
データクロツタ信号CK、fb)はパス選択信号PSi
(i=1.2,3.4) 、tc)はデータクロッ
ク信号CKを2分周したクロック信号CLK、(d)、
fe)は2並列に変換されたパス選択信号Psi−1
,Psi−2を示す。ACS回路から(a)に示すデー
タクロツタ信号CKに同期して1シンボル毎にパス選択
信号PSiが(b)に示すように出力され、フリップフ
ロップ11−1〜11−4.12−1〜12−4により
2並列に変換される。即ち、(b)に示すパス選択信号
PSiの■、■、■、■、(51,■は、奇数番目■、
■、■が(d+に示すように、パス選択信号PSi−1
となり、偶数番目■、■、■が(e)に示すように、パ
ス選択信号PSi−2となる。FIG. 3 is an explanatory diagram of the operation of the embodiment of the present invention, (al is the data clock signal CK, fb) is the path selection signal PSi
(i=1.2, 3.4), tc) is the clock signal CLK obtained by dividing the data clock signal CK by 2, (d),
fe) is the path selection signal Psi-1 converted into two parallel
, Psi-2. The ACS circuit outputs a path selection signal PSi for each symbol as shown in (b) in synchronization with the data clock signal CK shown in (a), and the flip-flops 11-1 to 11-4, 12-1 to 12- 4, it is converted into two parallel lines. That is, the path selection signal PSi shown in (b) is ■, ■, ■, ■, (51, ■ is the odd number ■,
■,■ are (as shown in d+, path selection signal PSi-1
As shown in (e), the even numbers ■, ■, ■ become the path selection signal PSi-2.
この2並列のパス選択信号Psi−1,PSi−2が、
記憶素子間の2段構成の2−1セレクタ16−i、17
−t+ 18−i、19−iに同時加えられ、2シン
ボル毎にフリップフロップ13−1からフリップフロッ
プ14−1に、又フリップフロップ14−1からフリッ
プフロップ15−1.15−3.15−5.15−7に
データが遷移されることに・なる。These two parallel path selection signals Psi-1 and PSi-2 are
2-1 selector 16-i, 17 with two stages between storage elements
-t+ is simultaneously added to 18-i and 19-i, and is applied every two symbols from flip-flop 13-1 to flip-flop 14-1, and from flip-flop 14-1 to flip-flop 15-1.15-3.15-. 5. Data will be transitioned to 15-7.
そして、最終段では、フリップフロップ15−2.15
−4.15−6.15−8のQ端子出力を基に復号出力
を得た後、フリップフロップ15−1.15−3.15
−5.15−7のQ端子出力を基に復号出力を得ること
になる。And in the final stage, the flip-flop 15-2.15
After obtaining the decoded output based on the Q terminal output of -4.15-6.15-8, flip-flop 15-1.15-3.15
The decoded output will be obtained based on the Q terminal output of -5.15-7.
前述の実施例は、ACS回路からのパス選択信号を2並
列に変換する場合を示し、従って、記憶素子間に2段の
2−1セレクタを設けることになる。この2段の2−1
セレクタの代わりに、2並列のパス選択信号PSi−1
,Psi−2で動作する4−1セレクタを設けることも
できる。即ち、ACS回路からのパス選択信号PSiを
n並列に変換する場合に、記憶素子間にn段の2−1セ
レクタを設けるか、或いは2’−1セレクタを設けるも
のである。なお、最終段に於いては、n並列で同時に生
き残りパスを更新させた出力を、直列的に出力する為に
、2−1セレクタをn段設けて、それぞれの出力をi−
n個のフリップフロップに加えることになる。The above-mentioned embodiment shows the case where the path selection signal from the ACS circuit is converted into two parallel signals, and therefore two stages of 2-1 selectors are provided between the storage elements. This two-stage 2-1
Instead of a selector, two parallel path selection signals PSi-1
, Psi-2 may also be provided. That is, when converting the path selection signal PSi from the ACS circuit into n parallel signals, n stages of 2-1 selectors or 2'-1 selectors are provided between the storage elements. In addition, in the final stage, n stages of 2-1 selectors are provided in order to serially output the outputs in which n parallel survival paths are updated simultaneously, and each output is i-
It will be added to n flip-flops.
又第9図に示すランダムアクセスメモリ53゜54を用
いてパスメモリ回路を構成した場合に於いても、前述の
ように、n並列に変換したパス選択信号PSi−1〜P
Si−nにより、nシンボル毎に生き残りパスの更新を
行わせることができる。即ち、ACS回路51からのパ
ス選択信号をn並列に変換し、27−1セレクタの出力
をランダムアクセスメモリに書込むことになり、従来例
に於けるランダムアクセスメモリのアクセス回数を1/
nに減少させることができるから、低速動作のメモリを
用いることが可能となり、又従来例の動作速度のメモリ
を用いた場合は、復号速度を高速化できる。Also, in the case where a path memory circuit is constructed using the random access memories 53 and 54 shown in FIG.
With Si-n, the surviving path can be updated every n symbols. That is, the path selection signal from the ACS circuit 51 is converted into n parallel signals, and the output of the selector 27-1 is written to the random access memory, reducing the number of accesses to the random access memory in the conventional example to 1/1.
Since it is possible to reduce the number to n, it becomes possible to use a memory with a low speed operation, and when a memory with a conventional operation speed is used, the decoding speed can be increased.
以上説明したように、本発明は、ACS回路lからのパ
ス選択信号Psiをn並列に変換する直並列変換部3と
、記憶素子4に生き残りパスの更新をnシンボル毎に行
わせるセレクタ5とを設けたもので、記憶素子4は、n
シンボル毎に記憶動作を行えば良いので、復号速度を従
来例と同一とすると、低速動作の素子を用いることが可
能となる。従って、消費電力が小さく、且つ集積度の高
いCMO3等によりパスメモリ回路2を構成することが
できる。又従来例と同一の動作速度の素子を用いて構成
すれば、復号速度を向上することができる。As described above, the present invention includes a serial/parallel converter 3 that converts the path selection signal Psi from the ACS circuit l into n parallel signals, and a selector 5 that causes the memory element 4 to update the surviving path every n symbols. The memory element 4 is provided with n
Since it is sufficient to perform a storage operation for each symbol, if the decoding speed is the same as in the conventional example, it becomes possible to use elements operating at low speed. Therefore, the path memory circuit 2 can be configured by the CMO 3 or the like with low power consumption and high degree of integration. Furthermore, if the device is constructed using elements having the same operating speed as the conventional example, the decoding speed can be improved.
又セレクタ5として2−1セレクタを用いた場合は、記
憶素子4間にn段設けることになるが、フリップフロッ
プ等に比較して簡単な構成のセレクタをn段設けても、
記憶素子4を従来例に比較してほぼ1/nに減少するこ
とができるから、パスメモリ回路2を小型化することが
可能となる。If a 2-1 selector is used as the selector 5, n stages will be provided between the memory elements 4, but even if n stages of selectors with a simpler configuration than flip-flops etc. are provided,
Since the number of storage elements 4 can be reduced to approximately 1/n compared to the conventional example, it is possible to downsize the path memory circuit 2.
第1図は本発明の原理説明図、第2図は本発明の実施例
の要部ブロック図、第3図は本発明の実施例の動作説明
図、第4図はビタビ復号器のブロック図、第5図はブラ
ンチメトリック計算回路のブロック図、第6図はACS
回路のブロック図、第7図はACS回路部のブロック図
、第8図は従来例のパスメモリ回路の要部ブロック図、
第9図は従来例のパスメモリ回路のブロック図である。
■はACS回路、2はパスメモリ回路、3は直並列変換
部、4は記憶素子、5はセレクタ、psl−1〜PS1
−n、PS2−1〜PS2−nは並列変換されたパス選
択信号、CLKはクロック信号である。Fig. 1 is a diagram explaining the principle of the present invention, Fig. 2 is a block diagram of main parts of an embodiment of the invention, Fig. 3 is a diagram explaining the operation of an embodiment of the invention, and Fig. 4 is a block diagram of a Viterbi decoder. , Figure 5 is a block diagram of the branch metric calculation circuit, Figure 6 is the ACS
A block diagram of the circuit, FIG. 7 is a block diagram of the ACS circuit section, FIG. 8 is a block diagram of the main part of the conventional path memory circuit,
FIG. 9 is a block diagram of a conventional path memory circuit. ■ is an ACS circuit, 2 is a path memory circuit, 3 is a serial/parallel converter, 4 is a memory element, 5 is a selector, psl-1 to PS1
-n, PS2-1 to PS2-n are parallel-converted path selection signals, and CLK is a clock signal.
Claims (1)
尤パスの履歴を記憶するパスメモリ回路(2)を備えた
ビタビ復号器に於いて、 前記ACS回路(1)からのパス選択信号をn並列に変
換する直並列変換部(3)と、 該直並列変換部(3)によりn並列に変換されたパス選
択信号を加えて、記憶素子(4)に生き残りパスの更新
をnシンボル毎に行わせるセレクタ(5)とを備えた ことを特徴とするビタビ復号器。[Claims] In a Viterbi decoder comprising a path memory circuit (2) to which a path selection signal from an ACS circuit (1) is applied and stores a history of a maximum likelihood path, the ACS circuit (1) ) is added to the serial/parallel converter (3) that converts the path selection signal from n parallel into n parallel, and the path selection signal converted into n parallel by the serial/parallel converter (3) is added to the memory element (4). A Viterbi decoder comprising a selector (5) for updating a path every n symbols.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12494788A JPH01295533A (en) | 1988-05-24 | 1988-05-24 | Viterbi decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12494788A JPH01295533A (en) | 1988-05-24 | 1988-05-24 | Viterbi decoder |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01295533A true JPH01295533A (en) | 1989-11-29 |
Family
ID=14898141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12494788A Pending JPH01295533A (en) | 1988-05-24 | 1988-05-24 | Viterbi decoder |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01295533A (en) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0457521A (en) * | 1990-06-27 | 1992-02-25 | Nec Corp | Viterbi decoder |
JPH04373313A (en) * | 1991-06-24 | 1992-12-25 | Matsushita Electric Ind Co Ltd | Decoder |
JPH07147546A (en) * | 1993-11-22 | 1995-06-06 | Nec Corp | Viterbi decoder |
US6098193A (en) * | 1997-03-05 | 2000-08-01 | Nec Corporoation | Data-reproducing device that detects equalization in the presence of pre-equalization data variation |
US6259749B1 (en) | 1996-09-27 | 2001-07-10 | Nec Corporation | Viterbi decoder with pipelined ACS circuits |
JP2006229376A (en) * | 2005-02-16 | 2006-08-31 | Nec Corp | Viterbi decoder and mobile communication apparatus using the same, base station apparatus, and mobile communication terminal |
-
1988
- 1988-05-24 JP JP12494788A patent/JPH01295533A/en active Pending
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