JPH01292444A - Pseudo fault generating system - Google Patents
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- JPH01292444A JPH01292444A JP63122481A JP12248188A JPH01292444A JP H01292444 A JPH01292444 A JP H01292444A JP 63122481 A JP63122481 A JP 63122481A JP 12248188 A JP12248188 A JP 12248188A JP H01292444 A JPH01292444 A JP H01292444A
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Abstract
Description
【発明の詳細な説明】
挾1υL団
本発明は擬似故障発車システムに関し、特に情報処理装
置内に擬似的に故障を発生させる擬似故障発生システム
に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a simulated failure departure system, and more particularly to a simulated failure generation system that generates a simulated failure within an information processing device.
良米韮韮
一般に、情報処理装置、特に大型の情報処理装置におい
ては、故障検出回路及び故障検出時のりトライ処理等の
故障処理機能を有している。これら故障処理機能も通常
の処理機能と同様に意図通りに正常動作するか否かを評
価する必要がある。2. Description of the Related Art Generally, information processing devices, especially large-sized information processing devices, have a failure detection circuit and a failure processing function such as retry processing when a failure is detected. Like normal processing functions, these failure processing functions also need to be evaluated to determine whether they operate normally as intended.
その評価の方法として装置内の回路に擬似的に故障を発
生させ、その後の故障処理機能が正しく行われるか否か
を確認する方法がある。従来、この擬似故障発生の方法
としては以下の3つの方法があった。As a method for evaluating this, there is a method of causing a pseudo failure in a circuit within the device and checking whether the subsequent failure handling function is performed correctly. Conventionally, there have been three methods for generating this pseudo-fault:
第1の方法は、実装置において動作中に外部から物理的
に信号を固定値にするという方法である。The first method is to physically set a signal to a fixed value from the outside while the actual device is operating.
この方法では試験の効果を向上させるためには外部から
物理的にいろいろな信号を固定値にできるような実装補
遺が必要である。しかし、危近の情和処理装置ではL
S I (Large 5cale Integrat
edCircuit)の高隼積化に伴い、この方法は困
難であるという欠点があった。In order to improve the effectiveness of the test, this method requires implementation supplements that can physically set various external signals to fixed values. However, in the crisis processing device, L
SI (Large 5cale Integrat
This method has the drawback of being difficult as the number of circuits (ed circuits) increases.
第2の方法は、装置内の複数箇所の回路に擬似的に故障
を発生させる論理回路を予め組込んでおき、外部からの
W似故障発生指示により指定した回路に故障を発生させ
る方法である。この場合、故障は例えば擬似故障発生指
示により指定した回路のパリティビットを反転させるこ
とにより発生させる。そして、故障検出回路がパリティ
エラーを検出すると、装置は故障状態になった後、故障
処理を行っていた。The second method is to incorporate in advance a logic circuit that causes a pseudo-failure in multiple circuits within the device, and cause a failure to occur in a designated circuit by an instruction to generate a W-simulated failure from the outside. . In this case, the fault is generated by, for example, inverting the parity bit of the circuit specified by the pseudo-fault generation instruction. When the failure detection circuit detects a parity error, the device enters a failure state and then performs failure processing.
この方法では、擬似故障発生指示回路の構成を変えるこ
とにより、例えばある特定のマイクロ命令アドレス実行
時に擬似的に故障を発生させるとか、外部から指示した
ランダムなタイミングで擬似的に故障を発生させる等の
比較的任意のタイミングで故障を発生させることができ
る。しかし、故障発生の対象となる回路を多数設けるこ
とは、ハードウェア負担の問題から困難であるという欠
点があった。In this method, by changing the configuration of the pseudo-fault occurrence instruction circuit, for example, a pseudo-failure can be caused to occur when a specific microinstruction address is executed, or a pseudo-fault can be caused to occur at random timing instructed from the outside. A failure can occur at a relatively arbitrary timing. However, there is a drawback in that it is difficult to provide a large number of circuits that are subject to failures due to the burden on the hardware.
第3の方法は実装置上ではなく、シミュレーションモデ
ル上で指定した回路に故障を発生させ、シミュレーショ
ンにより故障処理機能を確認する方法である。しかし、
この方法では、任意の回路に擬似故障を発生させること
は可能であるが、故障検出後のりトライ処理等の障害ま
でを確認するためにはシミュレーションモデルであるた
め、実行時間がかかりすぎるという欠点があった。The third method is to cause a failure in a specified circuit on a simulation model rather than on an actual device, and check the failure handling function through simulation. but,
With this method, it is possible to generate a pseudo-fault in any circuit, but since it is a simulation model that is used to check failures such as retry processing after failure detection, it has the disadvantage that it takes too much execution time. there were.
九肌血旦煎
本発明の目的は、実装置上の数多くの箇所に擬似的に故
障を発生させることができる擬似故障発生システムを提
供することである。SUMMARY OF THE INVENTION An object of the present invention is to provide a simulated failure generation system that can simulate failures at many locations on an actual device.
発明の構成
本発明の擬似故障発生システムは、多段に接続され、か
つ所定周期(T)毎に内部に保持された情報が次段に伝
播していく複数のレジスタと、擬似エラー発生指令に応
答して前記複数のレジスタの初段のレジスタに保持され
た情報に対して擬似的にエラーを発生させる擬似エラー
発生手段と、前記複数のレジスタの夫々に対応して設け
られ、かつ検出指令に応答してレジスタに保持された情
報のエラーを検出するエラー検出手段と、前記複数のレ
ジスタのうちのN(Nは整数)段目のレジスタにエラー
を発生させることを指示する情報に応答して、前記N段
目のレジスタに対応する前記エラー検出手段をT−N後
に有効にするエラー検出制御手段とを有することを特徴
とする。Structure of the Invention The pseudo-fault generation system of the present invention includes a plurality of registers that are connected in multiple stages and in which internally held information is propagated to the next stage at every predetermined period (T), and a register that responds to a pseudo-error generation command. pseudo-error generating means for generating a pseudo-error on information held in a first-stage register of the plurality of registers; and a pseudo-error generating means provided corresponding to each of the plurality of registers and responsive to a detection command. an error detecting means for detecting an error in information held in a register; and an error detecting means for detecting an error in information held in a register; and an error detection means for detecting an error in information held in a register; The present invention is characterized by comprising an error detection control means for enabling the error detection means corresponding to the N-th register after TN.
K1j 以下、図面を用いて本発明の詳細な説明する。K1j Hereinafter, the present invention will be explained in detail using the drawings.
第1図は本発明による擬似故障発生システムの一実施例
の構成を示す系統図である0図において本発明の一実施
例による擬似故障発生システムは、擬似故障発生指示回
路4と、抑止信号発生回路5と、故障表示回路6と、パ
リティ反転回路7と、パリティエラー検出回路8.9及
び10とを含んで構成されている。なお、レジスタ1.
2及び3と、組合せ回路11とは装置内部における通常
の処理に使用される回路である。FIG. 1 is a system diagram showing the configuration of an embodiment of a pseudo fault generation system according to the present invention. In FIG. 0, the pseudo fault generation system according to an embodiment of the present invention includes a pseudo fault generation instruction circuit 4, The circuit includes a circuit 5, a failure display circuit 6, a parity inversion circuit 7, and parity error detection circuits 8, 9, and 10. Note that register 1.
2 and 3 and the combinational circuit 11 are circuits used for normal processing inside the device.
レジスタ1の出力はレジスタ2に入力されており、レジ
スタ2の出力は組合せ回路11を介してレジスタ3に入
力されている。したがって、装置の動作用のクロックパ
ルスの1周期(マシンサイクル)毎にレジスタ1内のデ
ータがレジスタ2→レジスタ3→・・・とIfに伝播し
ていくことになる。The output of register 1 is input to register 2, and the output of register 2 is input to register 3 via combinational circuit 11. Therefore, data in register 1 is propagated to If in the order of register 2 → register 3 → . . . every cycle (machine cycle) of a clock pulse for operating the device.
よって、レジスタ1においてエラーが発生すれば、その
1周期後にはレジスタ2にエラーが伝播し、さらに1周
期後にはレジスタ3にエラーが伝播することになる。Therefore, if an error occurs in register 1, the error will propagate to register 2 one cycle later, and then to register 3 one cycle later.
本実施例はそれを利用したものであり、エラーを擬似的
に発生させるためにレジスタ1と2との間にパリティビ
ットを反転させるパリティ反転回路7が設けられている
。このパリティ反転[11G7は擬似故障発生支持回路
4からの故障発生指示信号20がハイレベルのときにの
みレジスタ1のパリティビットPを反転させて擬似的に
故障を発生させるものである。This embodiment takes advantage of this, and a parity inversion circuit 7 is provided between registers 1 and 2 to invert the parity bit in order to generate a pseudo error. This parity inversion [11G7 is to invert the parity bit P of the register 1 to generate a pseudo fault only when the fault occurrence instruction signal 20 from the pseudo fault generation support circuit 4 is at a high level.
また、エラー検出回路8,9.及び10はパリティチエ
ツクにより夫々対応するレジスタ1,2及び3内のデー
タのエラーを検出するものであり、それらの出力群23
は故障表示回路6に入力される。故障表示回路6にエラ
ーの発生が登録されると、リトライ処理等の故障処理が
行われる。Further, the error detection circuits 8, 9 . and 10 detect errors in the data in the corresponding registers 1, 2 and 3 by parity check, and their output group 23
is input to the failure display circuit 6. When the occurrence of an error is registered in the failure display circuit 6, failure processing such as retry processing is performed.
さらにまた、擬似故障発生指示回路4は故障発生指示信
号20をハイレベルにすることによりパリティ反転回路
7によってレジスタ1にパリティエラーを発生させると
ともに抑止時間指定信号21を抑止信号発生回路5に送
る。抑止信号発生回路5は、抑止信号22により、抑止
時間指定信号21に応じた周期の間、故障表示回路6に
おけるエラーの発生の登録を抑止する。Furthermore, the pseudo fault occurrence instruction circuit 4 sets the fault occurrence instruction signal 20 to a high level to cause the parity inversion circuit 7 to generate a parity error in the register 1, and also sends the inhibition time designation signal 21 to the inhibition signal generation circuit 5. The inhibition signal generation circuit 5 inhibits the registration of the occurrence of an error in the failure display circuit 6 for a period corresponding to the inhibition time designation signal 21 using the inhibition signal 22 .
したがって、エラー検出回路8.9及び10のうちの1
つがエラーを検出しても抑止信号22によって抑止され
た期間は故障表示回路6にエラーか登録されないため、
故障処理は行われないのである。Therefore, one of the error detection circuits 8.9 and 10
Even if an error is detected, the error is not registered in the failure display circuit 6 during the period in which it is inhibited by the inhibition signal 22.
Failure handling is not performed.
次に第2図を用いて抑止信号発生回路5及び故障表示回
路6の構成について説明する4図は抑止信号発生回路5
及び故障表示回路6の構成例を示す系統図である0図に
おいて、抑止信号発生回路5はデコーダ50と、アンド
回路51.52及び53と、オア回路54及び57と、
フリップフロップ(F/F)55及び56とを含んで構
成されている。Next, the configuration of the inhibition signal generation circuit 5 and the failure indication circuit 6 will be explained using FIG. 2. FIG. 4 shows the inhibition signal generation circuit 5.
In FIG. 0, which is a system diagram showing a configuration example of the failure display circuit 6, the inhibition signal generation circuit 5 includes a decoder 50, AND circuits 51, 52, and 53, OR circuits 54 and 57,
It is configured to include flip-flops (F/F) 55 and 56.
デコーダ50には擬似故障発生回路4からの抑止時間指
定信号21が入力される。この抑止時間指定信号21は
故障検出を抑止する時間を指定するためにエンコードさ
れた状態で入力される0本実施例では簡単のため抑止す
る時間は0〜3マシンサイクルの範囲である。デコーダ
50の4つの出力のうち、出力「1」はアンド回路51
及びオア回路57を介して抑止信号22として故障表示
口1i6に入力される。The inhibition time designation signal 21 from the pseudo fault generation circuit 4 is input to the decoder 50 . This inhibition time designation signal 21 is input in an encoded state to designate the time to inhibit failure detection. In this embodiment, for simplicity, the inhibition time is in the range of 0 to 3 machine cycles. Among the four outputs of the decoder 50, the output "1" is output from the AND circuit 51.
The signal is then input to the failure display port 1i6 as the inhibition signal 22 via the OR circuit 57.
また、出力「2」はアンド回路52及びオア回路54.
57を介して抑止信号22として故障表示回路6に入力
されると共に、アンド回F!!I52及びオア回路54
を介してフリップフロップ56へ入力されている。Further, the output "2" is the AND circuit 52 and the OR circuit 54.
57 as the inhibition signal 22 to the fault display circuit 6, and the AND circuit F! ! I52 and OR circuit 54
The signal is inputted to the flip-flop 56 via.
さらにまた、出力「3」はアンド回R53及びオア回路
57を介して抑止信号22として故障表示回路6に入力
される他に、フリップフロップ55に入力される。フリ
ップフロップ55の出力はオア回路54及び57を介し
て抑止信号22として故障表示回路6に入力される他に
、フリップフロップ56に入力される。フリップフロッ
プ56の出力はオア回路57を介して抑止信号22とし
て故障表示回路6に入力される。なお、アンド回路51
.52及び53の他の入力には夫々故障発生指示信号2
0が入力される。Furthermore, the output "3" is input to the failure display circuit 6 as the inhibit signal 22 via the AND circuit R53 and the OR circuit 57, and is also input to the flip-flop 55. The output of the flip-flop 55 is input to the failure indicating circuit 6 via the OR circuits 54 and 57 as the inhibit signal 22, and is also input to the flip-flop 56. The output of the flip-flop 56 is inputted to the failure indicating circuit 6 via an OR circuit 57 as an inhibition signal 22. Note that the AND circuit 51
.. The other inputs of 52 and 53 each receive a failure occurrence instruction signal 2.
0 is input.
一方、故障表示回路6はインバータ60と、複数のアン
ド回路61と、故障表示用のレジスタ62とを含んで構
成されている。装置内に設けられた複数のエラー検出回
路からの出力群23は夫々アンド回路61を介してレジ
スタ62内の対応するビットに接続されている。On the other hand, the failure display circuit 6 includes an inverter 60, a plurality of AND circuits 61, and a register 62 for failure indication. Output groups 23 from a plurality of error detection circuits provided in the device are each connected to a corresponding bit in a register 62 via an AND circuit 61.
レジスタ62は複数のビットから構成されており、各ビ
ットに対応してアンド回路61が設けられている。アン
ド回路61には装置内に設けられた複数のエラー検出回
路からの出力群23が入力される他に、抑止信号発生回
路5からの抑止信号22がインバータ60を介して入力
される。したがって、抑止信号22がロウレベルのとき
にのみ出力群23の値がレジスタ62内の対応するビッ
トに書込まれるのである。The register 62 is composed of a plurality of bits, and an AND circuit 61 is provided corresponding to each bit. The AND circuit 61 receives the output group 23 from a plurality of error detection circuits provided in the device as well as the inhibition signal 22 from the inhibition signal generation circuit 5 via the inverter 60 . Therefore, the value of output group 23 is written to the corresponding bit in register 62 only when inhibit signal 22 is at a low level.
かかる構成において、レジスタ3に故障を発生させたい
場合には、擬似故障発生指示回路4は故障発生指示信号
20をハイレベルとして送出するとともに抑止時間を2
マシンサイクルとして抑止時間指定信号21を送出する
。すると、パリティ反転回路7によりレジスタ1の出力
にエラーが発生し、エラー検出回路8によりエラーが検
出される。In such a configuration, when it is desired to cause a fault to occur in the register 3, the pseudo-fault occurrence instruction circuit 4 sends out the fault occurrence instruction signal 20 at a high level and sets the suppression time to 2.
The inhibition time designation signal 21 is sent out as a machine cycle. Then, an error occurs in the output of the register 1 by the parity inversion circuit 7, and the error is detected by the error detection circuit 8.
このとき、デコーダの出力「2」がハイレベルとなり、
アンド回路52の出力がハイレベルとなるため、抑止信
号22がハイレベルになるとともにフリップフロップ5
6がセット状態になる。この場合、故障表示回路6内の
インバータ6oの出力はロウレベルであるためレジスタ
1のエラーはレジスタ62に登録されないのである。At this time, the output "2" of the decoder becomes high level,
Since the output of the AND circuit 52 becomes high level, the inhibition signal 22 becomes high level and the flip-flop 5
6 is set. In this case, since the output of the inverter 6o in the failure display circuit 6 is at a low level, the error in the register 1 is not registered in the register 62.
次のマシンサイクルでは故障発生指示信号2゜はロウレ
ベルとなるが、フリップフロップ56の出力がハイレベ
ルであるなめ故障表示回路6内のインバータ60の出力
はロウレベルである。したがって、レジスタ2に伝播し
たエラーがエラー検出回路9で検出されてもレジスタ6
2に登録されないのである。In the next machine cycle, the fault occurrence instruction signal 2° becomes low level, but the output of the inverter 60 in the failure display circuit 6 is low level since the output of the flip-flop 56 is high level. Therefore, even if an error propagated to register 2 is detected by error detection circuit 9, register 6
2 is not registered.
さらに次のマシンサイクルでは、フリップフロップ56
はロウレベルにセットされているなめ、抑止信号22は
ロウレベル、故障表示回路6内のインバータ60の出力
はハイレベルである。よって、レジスタ3に伝播したエ
ラーがこのマシンサイクルにおいて初めてエラー検出回
路10で検出され、故障表示回路6内のレジスタ62の
対応するビットに登録される。これにより、リトライ処
理等が行われるのである。In the next machine cycle, the flip-flop 56
is set to a low level, the inhibition signal 22 is at a low level, and the output of the inverter 60 in the failure indicating circuit 6 is at a high level. Therefore, the error propagated to the register 3 is detected for the first time by the error detection circuit 10 in this machine cycle, and is registered in the corresponding bit of the register 62 in the failure display circuit 6. As a result, retry processing and the like are performed.
また、レジスタ1にエラーを発生させないときには、抑
止時間を「0」マシンサイクルとして抑止時間指定信号
21を送出すればエラー検出回路8がレジスタ1のエラ
ーを検出し、直ちにこのマシンサイクルで故障表示回路
6に登録される。In addition, when an error is not generated in register 1, if the inhibition time is set to "0" machine cycle and the inhibition time designation signal 21 is sent, the error detection circuit 8 detects the error in register 1, and the failure indication circuit is immediately activated in this machine cycle. 6 will be registered.
さらにまた、レジスタ2にエラーを発生させたいときに
は抑止時間を「1」マシンサイクルとして抑止時間指定
信号21を送出すれば、1マシンサイクル後にエラー検
出回路9がレジスタ2のエラーを検出し、故障表示回路
6に登録される。Furthermore, when it is desired to generate an error in the register 2, if the inhibition time is set to "1" machine cycle and the inhibition time designation signal 21 is sent, the error detection circuit 9 detects the error in the register 2 after one machine cycle, and a failure is displayed. Registered in circuit 6.
同様に「3」マシンサイクルとして抑止時間指定信号2
1を送出すればレジスタ3の次の図示せぬレジスタのエ
ラーとして故障表示回路6に登録されることになる。Similarly, the inhibition time designation signal 2 is set as "3" machine cycle.
If 1 is sent, it will be registered in the failure display circuit 6 as an error in the register (not shown) following register 3.
以上のように故障を発生させたい箇所に予めエラー検出
回路を設け、その出力を故障表示回路6に入力しておく
ことおにり、装置内のいろいろな場所に擬似故障を発生
させることができるのである。As described above, by providing an error detection circuit in advance at a location where a failure is desired to occur and inputting its output to the failure display circuit 6, pseudo failures can be generated at various locations within the device. It is.
なお、擬似故障を発生させる箇所が複数であっても、擬
似故障発生指示回路、抑止信号発生回路及び故障表示回
路6は共通となるため、少ないハードウェアの増加だけ
で済むのである。Note that even if there are a plurality of locations where a pseudo-fault occurs, the pseudo-fault generation instruction circuit, inhibit signal generation circuit, and fault display circuit 6 are all common, so only a small amount of hardware is required.
魚曹しと苑困
以上説明したように本発明は、指定された周期の間、エ
ラーの検出を抑止することにより見かけ上の擬似故障発
生箇所を多くすることができるため、故障処理機能の評
価能力を向上させることができるという効果がある。As explained above, the present invention can increase the number of apparent pseudo-failure occurrences by suppressing the detection of errors during a specified period, so it is difficult to evaluate the failure handling function. It has the effect of improving abilities.
第1図は本発明の実施例による擬似故障発生システムの
構成を示す系統図、第2図は第1図の抑止信号発生回路
5及び故障表示回路6の構成を示す系統図である。
主要部分の符号の説明
1.2.3・・・・・・レジスタ
4・・・・・・擬似故障発生指示回路
5・・・・・・抑止信号発生回路
6・・・・・・故障表示回路
7・・・・・・パリティ反転回路FIG. 1 is a system diagram showing the configuration of a pseudo-fault generation system according to an embodiment of the present invention, and FIG. 2 is a system diagram showing the configuration of the inhibit signal generation circuit 5 and the failure display circuit 6 of FIG. Explanation of symbols of main parts 1.2.3...Register 4...Pseudo fault occurrence instruction circuit 5...Suppression signal generation circuit 6...Fault indication Circuit 7...Parity inversion circuit
Claims (1)
保持された情報が次段に伝播していく複数のレジスタと
、擬似エラー発生指令に応答して前記複数のレジスタの
初段のレジスタに保持された情報に対して擬似的にエラ
ーを発生させる擬似エラー発生手段と、前記複数のレジ
スタの夫々に対応して設けられ、かつ検出指令に応答し
てレジスタに保持された情報のエラーを検出するエラー
検出手段と、前記複数のレジスタのうちのN(Nは整数
)段目のレジスタにエラーを発生させることを指示する
情報に応答して、前記N段目のレジスタに対応する前記
エラー検出手段をT・N後に有効にするエラー検出制御
手段とを有することを特徴とする擬似故障発生システム
。(1) A plurality of registers that are connected in multiple stages and whose internally held information is propagated to the next stage at every predetermined period (T), and a register that is connected to the first stage of the plurality of registers in response to a pseudo error generation command. pseudo-error generating means for pseudo-generating an error on information held in a register; and an error in information held in the register in response to a detection command, provided corresponding to each of the plurality of registers. and an error detection means for detecting the error detection means corresponding to the N-th register in response to information instructing to generate an error in the N-th register of the plurality of registers (N is an integer). A pseudo-failure generation system comprising: error detection control means for enabling the error detection means after T/N.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63122481A JPH01292444A (en) | 1988-05-19 | 1988-05-19 | Pseudo fault generating system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63122481A JPH01292444A (en) | 1988-05-19 | 1988-05-19 | Pseudo fault generating system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01292444A true JPH01292444A (en) | 1989-11-24 |
Family
ID=14836914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63122481A Pending JPH01292444A (en) | 1988-05-19 | 1988-05-19 | Pseudo fault generating system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01292444A (en) |
-
1988
- 1988-05-19 JP JP63122481A patent/JPH01292444A/en active Pending
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