JPH01266592A - Image display system - Google Patents
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- Controls And Circuits For Display Device (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、画像メモリを複数の表示装置が共用できる
ようにした画像表示システムに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an image display system in which an image memory can be shared by a plurality of display devices.
[従来の技術]
パーソナルコンピュータや一部のワードプロセッサにみ
られるグラフィック表示機能を有する情報処理装置には
、ソフトウェア処理に比べ表示装置への画像データの転
送処理を高速化することのできるD S P C(Di
splay Controller)やCR’1” C
(Cathode Ray Tube Control
ler)と呼ばれる表示制御装置が用いられる。[Prior Art] Information processing devices having a graphic display function, such as those found in personal computers and some word processors, include DSPs, which can speed up the process of transferring image data to a display device compared to software processing. (Di
spray Controller) and CR'1”C
(Cathode Ray Tube Control
A display control device called "ler" is used.
第3図に示す画像表示システム1は、2台の表示装置2
に対応する表示制御装置3が、中央処理装置4から独立
してそれぞれ画像メモリ5をもつフレームバッファ型で
あり、画像メモリ5には、表示データを変更する必要が
生じた場合にだけ、中央処理装置4内の主記憶装置(図
示せず)から表示制御装置3を介して描画データが転送
される。The image display system 1 shown in FIG. 3 includes two display devices 2.
The display control device 3 corresponding to the central processing unit 4 is of a frame buffer type, each having an image memory 5 independent of the central processing unit 4, and the image memory 5 is used only when the display data needs to be changed. Drawing data is transferred from a main storage device (not shown) in the device 4 via the display control device 3 .
また、表示装置2には、画像メモリ5から読み出された
パラレルデータが並・直列変換回路6にてシリアルデー
タに変換されて送り込まれ、表示制御装置3が供給する
水平と垂直の各同期信号に従って所定のラスクスキャン
が行われる。Further, the parallel data read from the image memory 5 is converted into serial data by a parallel/serial conversion circuit 6 and sent to the display device 2, and each horizontal and vertical synchronization signal supplied by the display control device 3 is sent to the display device 2. A predetermined rask scan is performed according to the following.
ところで、表示制御装置3は、同期発生や描画の中枢機
能を担う制御回路7を中心に、中央処理装置4との信号
授受に関与するインタフェース回路8や、画像メモリ5
と表示装置2へのデータ転送に緩衝器の役割を果たすデ
ータバッファ回路9等が接続しである。メモリ制御線1
0は、画像メモリ5に対するデータの書き込みや読み出
しに必要なアドレスバスやコントロールバス等の総称で
ある。データバッファ回路9と画像メモリ5を結ぶ描画
データ用のデータバス11と、画像メモリ5と並・直列
変換回路6を結ぶ表示データ用のデータバス12は、そ
の一部が双方向性バスとじて描画データと表示データに
共用される。By the way, the display control device 3 mainly includes a control circuit 7 that plays central functions for synchronization generation and drawing, an interface circuit 8 that is involved in exchanging signals with the central processing unit 4, and an image memory 5.
A data buffer circuit 9, etc., which functions as a buffer for data transfer to the display device 2, is connected to the display device 2. Memory control line 1
0 is a general term for address buses, control buses, etc. necessary for writing and reading data to and from the image memory 5. A data bus 11 for drawing data that connects the data buffer circuit 9 and the image memory 5 and a data bus 12 for display data that connects the image memory 5 and the parallel/serial conversion circuit 6 are partially bidirectional buses. Commonly used for drawing data and display data.
なお、インタフェース回路8は、チップセレクト端子8
aへのチップセレクト信号の供給を断つことで中央処理
装置4から切り離され、複数の表示制御装置3間で中央
処理装置4による重複アクセスが防止される。Note that the interface circuit 8 has a chip select terminal 8.
By cutting off the supply of the chip select signal to a, it is disconnected from the central processing unit 4, and redundant access by the central processing unit 4 between the plurality of display control devices 3 is prevented.
し発明が解決しようとする課!i]
上記従来の画像表示システム1は、インタフェース回路
8へのチップセレクト信号により中央処理装置4から表
示制御装置3が切り離されても、表示装置2の表示に必
要な表示データは、画像メモリ5から読み出されている
ため、この画像メモリ5に対し境界を異にする他の表示
制御装置3を越境させてまでアクセスさせるのは不可能
であり、結局、表示装置2と画像メモリ5のl対lの対
応関係を崩すことができないために、画像メモリ5に格
納された画像データを複数の表示装置2が自由に利用し
あうわけにいかず、多彩なグラフィックモードを提供す
ることができないだけでなく、多数の画像メモリ5を必
要とする関係で、コスト的な負担が大である等の課題が
あった。The problem that this invention tries to solve! i] In the conventional image display system 1, even if the display control device 3 is disconnected from the central processing unit 4 by a chip select signal to the interface circuit 8, the display data necessary for display on the display device 2 is stored in the image memory 5. Therefore, it is impossible to allow another display control device 3 with a different boundary to access this image memory 5 by crossing the border. Since it is not possible to break the correspondence relationship between pairs 1 and 1, multiple display devices 2 cannot freely use the image data stored in the image memory 5, and it is not possible to provide a variety of graphic modes. However, since it requires a large number of image memories 5, there are problems such as a large cost burden.
[課題を解決するための手段]
この発明は、上記課題を解決したものであり、中央処理
装置と画像メモリの間に設けた表示制御装置が、中央処
理装置から画像メモリへの描画データの書き込みと、画
像メモリから表示装置への表示データの読み出しを制御
する画像表示システムであって、前記表示制御装置と画
像メモリを結ぶメモリ制御線に、非選択指令を受けたと
きに他の表示制御装置による前記画像メモリへのアクセ
スを許容する競合防止手段を設けて構成したことを特徴
とするものである。[Means for Solving the Problems] The present invention solves the above problems, and a display control device provided between a central processing unit and an image memory writes drawing data from the central processing unit to the image memory. and an image display system that controls readout of display data from an image memory to a display device, the memory control line connecting the display control device and the image memory being connected to another display control device when a non-selection command is received. The present invention is characterized in that it is configured by providing a conflict prevention means that allows access to the image memory by the user.
[作用]
この発明は、中央処理装置から画像メモリへの描画デー
タの書き込みと、画像メモリから表示装置への表示デー
タの読み出しを制御する表示制御装置のメモリ制御線に
、非選択指令を受けたときに他の表示制御装置による前
記画像メモリへのアクセスを許容する競合防止手段を設
け、画像メモリの表示データを互いに競合することなく
複数の表示装置が利用しあえるようにする。[Operation] The present invention is capable of receiving a non-selection command on a memory control line of a display control device that controls writing of drawing data from the central processing unit to the image memory and reading of display data from the image memory to the display device. In some cases, a conflict prevention means is provided that allows other display control devices to access the image memory, so that a plurality of display devices can use the display data in the image memory without conflicting with each other.
[実施例1
以下、この発明の実施例について、第1.2図を参照し
て説明する。第1図は、この発明の画像表示システムの
一実施例を示す回路構成図である。[Embodiment 1] Hereinafter, an embodiment of the present invention will be described with reference to FIG. 1.2. FIG. 1 is a circuit diagram showing an embodiment of the image display system of the present invention.
第1図に示す画像表示システム21は、2個の表示装置
2が1個の画像メモリ5を共用できるよう、2個の表示
制御装置22と単一の画像メモリ5を結ぶメモリ制御線
23に、非選択指令を受けたときに他の表示制御装置2
2による画像メモリ5へのアクセスを許容する競合防止
手段を設けたものである。実施例に示した競合防止手段
は、非選択指令を受けてメモリ制御線23をハイインピ
ーダンスに固定するトライステートバッファ24を、ワ
イアードオア接続により画像メモリ5に接続して構成し
である。25は、ワイアードオア接続点と画像メモリ5
の間を結ぶメモリ制御線23を、電源Vccに接続する
プルアップ抵抗である。The image display system 21 shown in FIG. , when the non-selection command is received, the other display control device 2
2 is provided with a conflict prevention means that allows access to the image memory 5 by the image memory 5. The conflict prevention means shown in the embodiment is configured by connecting a tri-state buffer 24, which fixes the memory control line 23 to high impedance upon receiving a non-selection command, to the image memory 5 through a wired-OR connection. 25 is a wired-OR connection point and an image memory 5
This is a pull-up resistor that connects the memory control line 23 between the terminals and the power supply Vcc.
非選択指令となるトライステート入力は、中央処理装置
4に接続した選択回路26により与えられる。また、実
施例では、選択回路26から出力される非選択指令を、
制御回路7の制御機能を無効とする信号として利用する
ため、制御回路7には非選択指令を入力するための入力
端子7aが設けである。A tri-state input serving as a non-selection command is provided by a selection circuit 26 connected to the central processing unit 4. In addition, in the embodiment, the non-selection command output from the selection circuit 26 is
In order to use this signal as a signal for disabling the control function of the control circuit 7, the control circuit 7 is provided with an input terminal 7a for inputting a non-selection command.
トライステートバッファ24は、周知のごとく、トライ
ステート入力端子への信号の与え方によって、信号を伝
えるオン状態と信号を遮断するオフ状態、さらに実質的
なオープレ状聾であるハイインピーダンス状態の3状態
をとることが知られている。このため、一方の、トライ
ステートバッファ24を、選択回路26からの非選択指
令をもってハイインピーダンス状態とすることで回路か
ら切り離すことにより、残る他方のトライステートバッ
ファ24にだけ画像メモリ5に対するアクセスを許容す
ることができる。As is well known, the tri-state buffer 24 can be in three states depending on how the signal is applied to the tri-state input terminal: an on state where the signal is transmitted, an off state where the signal is blocked, and a high impedance state which is a virtual deafness state. It is known to take Therefore, by setting one of the tri-state buffers 24 to a high-impedance state with a non-selection command from the selection circuit 26 and separating it from the circuit, only the remaining tri-state buffer 24 is allowed to access the image memory 5. can do.
その結果、メモリ制御線23は、他方のトライステート
バッファ24に通ずる制御回路7が占有することになり
、画像メモリ5から読み出された表示データが、並・直
列変換回路6を介して表示装置2に送り込まれる。また
、これとは逆に、他方のトライステートバッファ24を
ハイインピーダンス状態とすることにより、一方のトラ
イステートバッファ24に通ずる制御回路7にメモリ制
御線23を占有させることもできる。As a result, the memory control line 23 is occupied by the control circuit 7 leading to the other tri-state buffer 24, and the display data read from the image memory 5 is transferred to the display device via the parallel/serial conversion circuit 6. Sent to 2. Conversely, by setting the other tri-state buffer 24 in a high impedance state, the memory control line 23 can be made to be occupied by the control circuit 7 communicating with one tri-state buffer 24.
このように、上記画像表示システム21は、中央処理装
置4から画像メモリ5への描画データの書き込みと、画
像メモリ5から表示装置2への表示データの読み出しを
制御する表示制御装置22のメモリ制御線23に競合防
止手段を設け、非選択指令を受けたときに他の表示制御
装置22による画像メモリ5へのアクセスを許容する構
成としたから、画像メモリ5の表示データを互いに競合
することなく複数の表示装置2が利用しあうことができ
、表示装置2ごとに画像メモリ5を配していた従来の画
像表示システム1等に比べ、遥かに低コストで豊富な画
像表示が可能である。In this way, the image display system 21 controls the memory control of the display control device 22 that controls writing of drawing data from the central processing unit 4 to the image memory 5 and reading of display data from the image memory 5 to the display device 2. Since a conflict prevention means is provided on the line 23 and the structure is configured to allow access to the image memory 5 by another display control device 22 when a non-selection command is received, the display data in the image memory 5 can be displayed without conflicting with each other. A plurality of display devices 2 can be used together, and a rich variety of images can be displayed at a much lower cost than in the conventional image display system 1, etc., in which an image memory 5 is arranged for each display device 2.
また、非選択指令を受けてメモリ制御線23をハイイン
ピーダンスに固定するトライステートバッファ24を、
ワイアードオア接続により画像メモリ5に接続すること
で競合防止手段を構成したから、画像メモリ5を共用す
る複数の表示制御装置22に対し、トライステートバッ
ファ24の一つを除いてすべてに非選択指令を与えるこ
とで、アクセス可能な表示制御装置22を選択すること
ができ、簡単でしかも確実な競合排除が可能である。In addition, a tri-state buffer 24 that fixes the memory control line 23 to high impedance upon receiving a non-selection command is provided.
Since the contention prevention means is configured by connecting to the image memory 5 through a wired-OR connection, a non-selection command is issued to all but one of the tri-state buffers 24 to multiple display control devices 22 that share the image memory 5. By giving , it is possible to select the display control device 22 that can be accessed, and it is possible to easily and surely eliminate competition.
なお、上記実施例では、競合防止手段として、トライス
テートバッファ24のワイアードオア接続回路を用いた
が、第2図に示す画像表示システム31のごとく、選択
回路26からの非選択指令を受けてメモリ制御線23を
ハイレベルに固定するオアゲート回路32を、アンドゲ
ート回路33を介して画像メモリ5に接続することで競
合防止手段を構成することもできる。この場合、画像メ
モリ5を共用する複数の表示制御装置34に対し、オア
ゲート回路32の一つを除いてすべてハイレベル出力状
態とすることにより、アクセス可能な表示制御装置34
を選択することができ、簡単でしかも確実な競合排除が
可能である。In the above embodiment, the wired-OR connection circuit of the tri-state buffer 24 is used as the conflict prevention means, but as in the image display system 31 shown in FIG. A conflict prevention means can also be constructed by connecting an OR gate circuit 32 that fixes the control line 23 to a high level to the image memory 5 via an AND gate circuit 33. In this case, by setting all but one of the OR gate circuits 32 to a high level output state for a plurality of display control devices 34 that share the image memory 5, the display control devices 34 that can be accessed
can be selected, making it possible to eliminate conflicts easily and reliably.
また、上記各実施例では、表示制御装置22又は34内
の制御回路7に、その制御機能を有効又は無効にするた
めの入力端子7aを設けたが、この入力端子7aを設け
る代わりに、中央処理装置4からの命令(コマンド)に
より制御回路7の制御機能を支配する構成としてもよい
。この場合、命令の転送期間中インタフェース回路8の
一部は動作状態としておくとよい。Further, in each of the above embodiments, the control circuit 7 in the display control device 22 or 34 is provided with the input terminal 7a for enabling or disabling its control function, but instead of providing this input terminal 7a, The control function of the control circuit 7 may be controlled by instructions (commands) from the processing device 4. In this case, it is preferable to keep a part of the interface circuit 8 in an operating state during the instruction transfer period.
[発明の効果]
以上説明したように、この発明は、中央処理装置から画
像メモリへの描画データの書き込みと、画像メモリから
表示装置への表示データの読み出しを制御する表示制御
装置のメモリ制御線に競合防止手段を設け、非選択指令
を受けたときに他の表示制御装置による前記画像メモリ
へのアクセスを許容する構成としたから、画像メモリの
表示データを互いに競合することなく複数の表示装置が
利用しあうことができ、表示装置ごとに画像メモリを配
していた従来の画像表示システム等に比べ、遥かに低コ
ストで豊富な画像表示が可能である等の優れた効果を奏
する。[Effects of the Invention] As explained above, the present invention provides a memory control line of a display control device that controls writing of drawing data from the central processing unit to the image memory and reading of display data from the image memory to the display device. Since the structure is configured such that a conflict prevention means is provided in the image memory to allow another display control device to access the image memory when a non-selection command is received, the display data in the image memory can be shared between multiple display devices without conflicting with each other. can be used together, and has excellent effects such as being able to display a rich variety of images at a much lower cost than conventional image display systems in which an image memory is provided for each display device.
また、この発明は、非選択指令を受けてメモリ制御線を
ハイインピーダンスに固定するトライステートバッファ
を、ワイアードオア接続により画像メモリに接続するこ
とで競合防止手段を構成したから、画像メモリを共用す
る複数の表示制御装置に対し、トライステートバッファ
の一つを除いてすべてに非選択指令を与えることで、ア
クセス可能な表示制御装置を選択することができ、簡単
でしかも確実な競合排除が可能である等の効果を奏する
。Furthermore, the present invention constitutes a conflict prevention means by connecting a tri-state buffer that fixes the memory control line to high impedance in response to a non-selection command to the image memory through a wired-OR connection, so that the image memory can be shared. By giving a non-selection command to all but one of the tri-state buffers to multiple display control devices, an accessible display control device can be selected, making it possible to eliminate conflicts easily and reliably. It has certain effects.
さらにまた、この発明は、非選択指令を受けて前記メモ
リ制御線をハイレベルに固定するオアゲート回路を、ア
ンドゲート回路を介して画像メモリに接続することで競
合防止手段を構成したから、画像メモリを共用する複数
の表示制御装置に対し、オアゲート回路の一つを除いて
すべてハイレベル出力状態とすることにより、アクセス
可能な表示制御装置を選択することができ、簡単でしか
も確実な競合排除が可能である等の効果を奏する。Furthermore, the present invention constitutes a conflict prevention means by connecting an OR gate circuit that fixes the memory control line to a high level in response to a non-selection command to the image memory via an AND gate circuit. By setting all but one of the OR gate circuits to a high level output state for multiple display control devices that share a common display control device, it is possible to select an accessible display control device and eliminate conflicts easily and reliably. It has the effect that it is possible.
第1図は、この発明の画像表示システムの一実施例を示
す回路構成図、第2図は、この発明の画像表示システム
の他の実施例を示す回路構成図、第3図は、従来の画像
表示システムの一例を示す回路構成図である。
2183表示装置、4...中央処理装置、5゜00画
像メモリ、21.31.、、画像表示システム、22,
34.、、表示制御装置、23.、。
メモリ制御線、24.、、)ライステートバブファ、3
2.、、オアゲート回路、33.、、アンドゲート回路
。FIG. 1 is a circuit diagram showing one embodiment of the image display system of the present invention, FIG. 2 is a circuit diagram showing another embodiment of the image display system of the present invention, and FIG. 3 is a circuit diagram showing a conventional image display system. FIG. 1 is a circuit configuration diagram showing an example of an image display system. 2183 display device, 4. .. .. Central processing unit, 5°00 image memory, 21.31. ,,Image display system, 22,
34. ,,display control device,23. ,. Memory control line, 24. ,,) Rice State Babufa, 3
2. ,,OR gate circuit,33. ,,and gate circuit.
Claims (3)
装置が、中央処理装置から画像メモリへの描画データの
書き込みと、画像メモリから表示装置への表示データの
読み出しを制御する画像表示システムであって、前記表
示制御装置と画像メモリを結ぶメモリ制御線に、非選択
指令を受けたときに他の表示制御装置による前記画像メ
モリへのアクセスを許容する競合防止手段を設けてなる
画像表示システム。(1) An image display system in which a display control device installed between the central processing unit and the image memory controls writing of drawing data from the central processing unit to the image memory and reading of display data from the image memory to the display device. an image display, wherein a memory control line connecting the display control device and the image memory is provided with conflict prevention means that allows access to the image memory by another display control device when a non-selection command is received; system.
モリ制御線をハイインピーダンスに固定するトライステ
ートバッファを、ワイアードオア接続により前記画像メ
モリに接続してなることを特徴とする特許請求の範囲第
1項記載の画像表示システム。(2) The contention prevention means is characterized in that a tri-state buffer that fixes the memory control line to high impedance upon receiving a non-selection command is connected to the image memory through a wired-OR connection. The image display system according to scope 1.
モリ制御線をハイレベルに固定するオアゲート回路を、
アンドゲート回路を介して前記画像メモリに接続してな
ることを特徴とする特許請求の範囲第1項記載の画像表
示システム。(3) The conflict prevention means includes an OR gate circuit that fixes the memory control line at a high level upon receiving a non-selection command;
The image display system according to claim 1, wherein the image display system is connected to the image memory via an AND gate circuit.
Priority Applications (1)
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JP63094909A JP2642132B2 (en) | 1988-04-18 | 1988-04-18 | Image display system |
Applications Claiming Priority (1)
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JP63094909A JP2642132B2 (en) | 1988-04-18 | 1988-04-18 | Image display system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01266592A true JPH01266592A (en) | 1989-10-24 |
JP2642132B2 JP2642132B2 (en) | 1997-08-20 |
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ID=14123138
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP63094909A Expired - Lifetime JP2642132B2 (en) | 1988-04-18 | 1988-04-18 | Image display system |
Country Status (1)
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JP (1) | JP2642132B2 (en) |
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1988
- 1988-04-18 JP JP63094909A patent/JP2642132B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JP2642132B2 (en) | 1997-08-20 |
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