JPH01261972A

JPH01261972A - 波形等化器とテレビジョン受信機

Info

Publication number: JPH01261972A
Application number: JP63091023A
Authority: JP
Inventors: Hideyo Uehata; 秀世上畠; Yoshio Yasumoto; 安本　吉雄; Hideo Inoue; 井上　秀士; Teiji Kageyama; 定司影山; Yoshio Abe; 阿部　能夫
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-04-13
Filing date: 1988-04-13
Publication date: 1989-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、波形歪の発生した信号から波形歪を除去する
波形等化器と波形歪を除去したテレビジョン信号を得る
テレビジョン受信機に関するものである。

従来の技術近年、テレビジョン信号に文字多重信号や、別のテレビ
ジョン信号等が、多重して伝送されようとしている。し
かし、小型サテライト局等によるテレビジョン信号の再
送信、テレビジョン受像機の中間周波フィルタ等による
振幅周波数特性の劣化や群遅延歪等が発生する。一方、
建造物によるゴーストも波形歪の原因となる。そこで、
このような波形歪を除去する波形等化器の導入が検利さ
れている。

以下、図面を参照しながら本発明に係る一従来例につい
て説明する。

第１２図は、従来のトランスバーサルフィルタを用いた
波形等化器のブロック図である。２９０．２９Ｌ２９２
は遅延素子、２９３．２９４．２９５．２９６は乗算器
、２９７ば加算器、２９８は係数制御回路である。入力
された信号は前記遅延素子２９０．２９Ｌ　２９２にっ
て遅延され、入力信号および各遅延素子２９０．２９Ｌ
２９２の出力ば前記乗算器２９３．２９４．２９５．２
９６によって係数倍され、前記加算器２９７に出力され
る。

前記係数制御回路２９８は入力信号と出力信号から波形
歪を検出し、これを低減する方向に乗算器の係数を修正
する。

発明が解決しようとする課題現行のテレビジョン放送は、信号の帯域が規格で制限さ
れており、さらに何らかの情報を付加することは容易で
はない。例えば文字多重信号や、別のテレビジョン信号
等の多重信号しようとすると、伝送系の歪などにより波
形歪を発生し、波形歪を除去する波形等化器が必要とな
る。しかし、前記した従来の波形等化器では多くの乗算
器を必要とし、またＬＳＩ化する場合チップ面積が大き
くなり、その結果高価なものとなってしまうという課題
を有していた。

本発明はかかる課題に鑑みてなされたもので、波形歪を
受けた信号の波形等化を行う安価な波形等化器と波形歪
を受けたテレビジョン信号の波形等化を行う安価なテレ
ビジョン受信機を提供することを目的とする。

課題を解決するための手段（１１第１の入力信号を遅延する第１の遅延素子と、第
２の入力信号を遅延する第２の遅延素子と、前記第１の
入力信号および異なる任意の前記第１の遅延素子の出力
を選択する第１の選択回路と、前記第２の入力信号およ
び異なる任意の前記第２の遅延素子の出力を選択する第
２の選択回路と、前記第１の選択回路の出力と係数を乗
算する前記第１の遅延素子より少ない第１の乗算器と、
前記第２の選択回路の出力と係数を乗算する前記第２の
遅延素子より少ない第２の乗算器と、前記第１の乗算器
の出力を累積加算する第１の累積加算器と、前記第２の
乗算器の出力を累積加算する第２の累積加算器とを具備
するように構成する。

（２）第１の係数を遅延する第１の遅延素子と、第２の
係数を遅延する第２の遅延素子と、前記第１の係数の出
力および異なる任意の前記第１の遅延素子の出力を選択
する第１の選択回路と、前記第２の係数の出力および異
なる任意の前記第２の遅延素子の出力を選択する第２の
選択回路と、前記第１の選択回路の出力と第１の入力信
号を乗算する前記第１の遅延素子より少ない第１の乗算
器と、前記第２の選択回路の出力と前記第２の入力信号
を乗算する前記第２の遅延素子より少ない第２の乗算器
と、前記第１の乗算器の出力を分配する第１の分配回路
と、前記第２の乗算器の出力を分配する第２の分配回路
と、前記第１の分配回路の出力を累積加算する第１の累
積加算器と、前記第２の分配回路の出力を累積加算する
第２の累積加算器と、前記第１の累積加算器の出力を選
択する第３の選択回路と、前記第２の累積加算器の出力
を選択する第４の選択回路とを具備するように構成する
。

（３）　　テレビジョン信号の搬送波と同相成分を同期
検波して第１の原信号を得る第１の同期検波手段と、前
記搬送波に直交成分を同期検波して第２の多重信号を得
る第２の同期検波手段と、前記第１の同期検波手段の出
力と前記第２の同期検波手段の出力のどちらか一方もし
くは両方を入力とする第１の波形等化層と、前記第１の
同期検波手段の出力と前記第２の同期検波手段の出力の
どちらか一方もしくは両方を入力とする第２の波形等化
器とを具備するように構成している。

作用従来の波形等化器と比べ乗算器の個数をＭ個（Ｍ＝Ｎ／
Ｌ、Ｌ＝２．３，４．・・・）にすることが可能である
。またＬＳＩ化する場合においてはチップ面積を大幅に
減少でき、安価な波形等化器を実現できる。また、安価
なテレビジョン受像機も実現できる。

実施例以下本発明の波形等化器の一実施例について、図面を参
照しながら説明する。

本発明の波形等化器を説明するために、第２図について
説明する。

第２図は１次元波形等化器の順次選択型のブロック図で
ある。（１次元とは入力信号が−っであることを意味す
る。）１，２は遅延時間Ｔの遅延素子、３，４は選択回
路、５ば乗算器、６は累積加算器、７は係数制御回路、
８は制御回路である。

入力信号をＤＯｌおよび遅延素子１，２の出力を′ＤＩ
、Ｄ２とする。ＤＯ，ＤＩ、Ｄ２を選択する選択回路３
の出力と係数ＣＯ，Ｃ１，Ｃ２を選択する選択回路４の
出力を乗算器５により乗算する。

このとき選択回路３と選択回路４を制御回路８の出力Ｓ
ｌにより同期させ、乗算器１５による乗算は、ＤＯ＊Ｃ
Ｏ，Ｄ１＊ＣＩ、Ｄ２＊Ｃ２（＊は乗算を表す）とする
。乗算器５の出力すなわちＤＯ＊ＣＯ，、ＤＩ＊Ｃ１，
Ｄ２＊Ｃ２は累積加算器６により累積加算する。累積加
算器６の出力をＡ１とすると、ＡＩ＝ＤＯ＊ＣＯ＋Ｄ１＊Ｃ１＋Ｄ２＊Ｃ２となる。こ
のように適当な係数を与えることにより累積加算器６の
出力が波形等化された出力信号となる。係数制御回路７
は入力信号と出力信号より波形歪を打ち消すような振幅
周波数特性、位相周波数特性を持つ係数ＣＯ，Ｃ１，Ｃ
２を出力する。なお、制御信号は例えば１／３＊Ｔの時
間で選択回路を切り替えるだめの信号である。なお、遅
延素子をＮ個（Ｎ＝２．３．・・・）、選択回路、乗算
器、累積加算器を２個以上用いてもよい。

第３図は第２図で示した波形等化器を縦続接続した波形
等化器のブロック図である。第２図で示した波形等化器
を縦続接続し、その各々の累積加算器２Ｌ　２２の出力
を加算器２３に入力する。加算器２３の出力は波形等化
された信号となる。以上のように構成すると第２図の波
形等化器に比べ精度を向上することができる。なお、各
々の波形等化器の構成は第２図で説明したものと同様な
ので説明は省略する。なお、第２図で示した波形等化器
を３個以上縦続接続してもよい。

第１図ｆａ）は本発明に係る２次元波形等化器の順次選
択型のブロック図である。（２次元とは入力信号が二つ
であることを意味する。）第１図（ａ）は第３図で示した波形等化器を並列接続し
たものである。第３図で示した波形等化器を並列接続し
、その各々の加算器５９．６０の出力を加算器６１に入
力する。加算器６１の出力が波形等化された信号となる
。以上のように構成すると、各々の入力信号のマルチパ
ス歪と各々の入力信号間のクロストークを除去でき波形
等化の精度を向上できる。なお、各々の波形等化層の構
成は第３図で説明したものと同様なので説明は省略する
。なお、第３図で示した波形等化器を３個以上並列接続
してもよい。また、第１図（ａｌで示した第１の遅延素
子の数と第２の遅延素子の数は同じでなくともよい。

第４図は１次元波形等化回路の任意選択型のブロック図
である。２９９．３（１０．３０１．３０２．３０３は
遅延時間Ｔ（７）遅延素子、３０４．３０５．３０６．
３０７は選択回路、３０８．３０９は乗算器、３１０．
３１１は累積加算器、３１２は加算器、３１３ば係数制
御回路、３１４は制御回路である。入力信号、２Ｔ、４
’Ｔの遅延素子３（１０．３０２の出力を選択回路３０
４に入力し、ＩＴ、３Ｔ、５Ｔの遅延素子２９９．３Ｏ
Ｌ　３０３の出力を選択回路３０５に入力する。なお、
選択回路３０４の入力は遅延素子３（１０．３０２．３
０３の出力で、選択回路３０５の入力は入力信号、遅延
素子２９９．３０１の出力でもよい。選択回路３０４の
出力を乗算器３０８の一方に入力し、係数の選択回路３
０６の出力を乗算器３０８のもう一方に入力し、選択回
路３０４．３０６を制御回路３１４の出力ＳＩにより同
期させ乗算する。乗算器３０８の出力は累積加算器３１
０で累積加算する。すなわち、累積加算器３１０の出力
はＡＩ＝ＤＯ＊ＣＯ＋、ＤＩ＊Ｃ１＋Ｄ２＊Ｃ２となる
。また、選択回路３０５の出力を乗算器３０９の一方に
入力し、係数の選択回路３０７の出力を乗算器３０９の
もう一方に入力する選択回路３０５．３０７を制御回路
３１４の出力Ｓｌにより同期させ乗算する。乗算器３０
９の出力は累積加算器３１１で累積加算する。すなわち
、累積加算器３１１の出力は、Ａ２＝Ｄ３＊Ｃ３＋Ｄ４
＊Ｃ４＋Ｄ５＊Ｃ５となる。累積加算器３１０，３１１
の出力は加算器３１２で加算される。加算器３１２の出
力は波形等化された信号となる。係数制御回路３１３は
入力信号と出力信号より波形歪を打ち消すような振幅周
波数特性、位相周波数特性をもつ係数ＣＯ，Ｃ１，Ｃ２
゜Ｃ３，Ｃ４，Ｃ５を出力する。なお、制御信号は例え
ば１／３＊Ｔの時間で選択回路を切り替えるための信号
である。なお、遅延素子をＮ個（Ｎ−２，３，・・・）
、選択回路、乗算器、累積加算器を３個以上用いてもよ
い。なお、第４図に示す波形等化器を２個以上縦続接続
してもよい。

第１図＋ｂ＞は本発明に係る２次元波形等化器の任意選
択型のブロック図である。第１図（ｂ）は第４図に示す
波形等化器を３個以上並列接続したものである。また、
第１図ｆｂｌで示した第１の遅延素子の数と第２の遅延
素子の数は同じでなくともよい。

第５図は１次元波形等化器の係数選択型のブロック図で
ある。７０．７１は遅延時間Ｔの遅延素子、７２、７９
は選択回路、７３はランチ回路、７４は乗算器、７５は
分岐回路、７６、７７、７８は累積加算器、８０は係数
制御回路、８１は制御回路である。係数データはＣＯ，
Ｃ１，Ｃ２，Ｃ３・・・・・・の順に入力する。すなわ
ち、遅延時間２Ｔの係数の入力および遅延素子７０．７
１の出力をＣｏ、ＣＩ、Ｃ２とする。ＣＯ。

Ｃ１，Ｃ２を選択回路７２に入力し、選択回路７２の出
力を乗算器７４の一方に入力する。つぎに入ノＪ信号を
ランチ回路７３でランチし、Ｄｏ、ＤＩ、Ｄ２の順にラ
ッチ回路７３から出力し、乗算器７４の一方に入力する
。このとき乗算器７４による乗算は、Ｄ０＊ＣＯ，ＤＯ
＊Ｃ１，、ＤＯ＊Ｃ２となるように選択回路７２を制御
回路の出力ｓｒにより制御する。

選択回路７２１分岐回路７５はｓｌに同期して動作する
。Ｓｌは例えば１／３＊Ｔの時間で選択回路７２および
分岐回路７５を切り替えるための信号である。

乗算器７４の出力は分岐回路７５により累積加算器７６
゜７７、７８に入力される。累積加算器７６、７７、７
８の出力をＡＩ、’Ａ２．’Ａ３とすると、例えば遅延
時間０の累積加算器７６、７７、７８の出力は、Ａ１＝
ＤＯ＊Ｃ０Ａ２＝ＤＯ＊ＣＩＡ３＝ＤＯ＊Ｃ２となる。　　　　　′ 遅延時間２Ｔの累積加算器７６、７７、７８の出力は、
ＡＩ＝ＤＯ＊ＣＯ＋Ｄ１＊Ｃ１＋Ｄ２＊Ｃ２Ａ２＝ＤＯ
＊ＣＩ＋Ｄ１＊Ｃ２＋Ｄ２＊Ｃ３Ａ３＝ＤＯ＊Ｃ２＋Ｄ
Ｉ　＊Ｃ３＋’Ｄ２＊Ｃ４となる。

累積加算器７６、７７、７８の出力を選択回路７９に入
力する。そこで選択回路７９で累積加算器７６を選択す
る。つぎに累積加算器７６を初期化し、選択回路７９で
累積加算器７７を選択する。つぎに累積加算器７７を初
期化し、選択回路７９で累積加算器７８を選択する。つ
ぎに累積加算器７８を初期化し、選択回路７９で累積加
算器７６を選択する。選択回路７９の出力は波形歪を除
去した信号となる。なお、選択回路７９は時間Ｔで切り
替える。係数制御回路８０は入力信号と出力信号より波
形歪を打ち消すような振幅周波数特性、位相周波数特性
を持つ係数ＣＯ，Ｃ１、Ｃ２を出力する。なお、遅延素
子をＮ個（Ｎ＝２．３．・・・）、選択回路、乗算器、
累積加算器、分岐回路を２個以上用いてもよい。

第６図は第５図で示した波形等化器を縦続接続した波形
等化器のブロック図である。第５図で示した波形等化器
を縦続接続し、その各々の選択回路１０５．１１０出力
を加算器１１１に入力する。加算器１１１の出力は波形
等化された信号となる。以上のように構成すると第５図
の波形等化器に比べ精度を向上することができる。なお
、各々の波形等化器の構成は第５図で説明したものと同
様なので説明は省略する。なお、第６図で示した波形等
化器を３個以上縦続接続してもよい。

第１図（Ｃ）は本発明に係る２次元波形等化器の係数選
択型のブロック図である。第１図（Ｃ１は第６図に示す
波形等化器を並列接続したものである。第６図で示した
波形等化器を並列接続し、その各々の加算器１６３．１
６４の出力を加算器１６５に入力する。加算器１６５の
出力が波形等化された信号となる。以上′のように構成
すると、各々の入力信号のマルチパス歪と各々の入力信
号間のクロストークを除去でき波形等化の精度を向」二
できる。なお、各々の波形等化器の構成は第６図で説明
したものと同様なので説明は省略する。なお、第６図で
示した波形等化器を３個以上縦続接続してもよい。

また、本発明の２次元波形等化器は第１図（ｄ）に示す
ような係数任意選択型の構成でもよい。また、第１図（
Ｃ１および第１図（ｄ）で示した第１の遅延素子の数と
第２の遅延素子の数は同じでなくともよい。

また２次元波形等化器において一方を第２図、第４図、
第５図、第６図に示すうちの−っで構成し、もう一方を
第２図、第４図、第５図、第６図に示すうちの一つで構
成してもよい。

第７図はテレビジョン受信機のブロック図である。１７
０はアンテナ、１７１はチューナ、１７２は映像中間波
フィルタ、１７３は第１フイルタ、１７４は映像検波器
（第１の同期検波手段）、１７５は搬送波再生回路、１
７６は位相器、１７７は多重信号検波器（第２の同期検
波手段）、１７８は第１の波形等化器、１７９は第２の
波形等化器、１８０は主映像信号の出力端子、１８１は
多重信号の出力端子である。

送信側から送出された信号はアンテナ１７０で受信され
チューナ１７１で中間周波数帯に周波数変換され、映像
中間周波フィルタ１７２で帯域制限される。

帯域制限された信号は、映像検波器１７４、搬送波再生
回路１７５に入力される。搬送波再生回路１７５では、
同期検波用の搬送波ＩＩを再生する。帯域制限された信
号は、搬送波Ｉ、で映像検波器１７４において同期検波
され主映像信号となる。この主映像信号は、ゴーストお
よび多重信号からのクロス１−一りを含んでいるため、
第１の波形等化器１７８でゴーストおよびクロストーク
を除去する。ここで第１の波形等化器１７８は第１図（
ａｌに示す構成である。なお、第１図（ｂ）、　（Ｃ１
，（ｄ）、第２図、第３図。

第４図、第５図、および第６図に示す構成でもよい。ま
た、第１の波形等化器１７８はなくてもよい。

またチューナ１７１の出力は第１フイルタ１７３で帯域
制限する。搬送波再生回路１７５から得られる搬送波■
１を位相器１７６により位相シフトさせた搬送波Ｉ２で
、帯域制限された信号を多重信号検波器１７７において
同期検波する。検波出力が復調された多重信号となる。

この多重信号はゴーストおよび主映像信号からのクロス
トークを含んでいるため、第２の波形等化器１７９でゴ
ーストおよびクロストークを除去する。なお、第２の波
形等化器１７９は第１の波形等化器１７８と同様な構成
でもよい。また、第８図に示す構成でもよい。ここで、
第８図について説明する。１９０はローパスフィルタ、
１９１．２０５は標本化周波数変換器、１９２．１９３
゜１９４、１９５．１９６．２０６．２０７．２０８．
２０９．２１０は遅延時間Ｔの遅延素子、１９７．１９
８．１９９．２０１．２１１゜２１２、２１３．２１５
は選択回路、２（１０．２０２．２１４．２１６は乗算
器、２０３．２０４．２１７．２１８は累積加算器、２
１９、２２０．２２１は加算器、２２３は係数制御回路
、２２２は制御回路である。主映像信号は例えば４Ｆｓ
ｃ（色副搬送波の４倍の周波数）で標本化された信号と
する。種映像信号はＬＰＦ　１９０により帯域約ＩＭＨ
ｚに帯域制限するとその信号は標本化周波数例えばＦｓ
ｃ　（色副搬送波の周波数）にすることができるので、
標本化周波数変換器１９１で標本化周波数をＦｓｃに変
換する。また多重信号を例えば帯域約ＩＭＨｚとする。

多重信号は標本化周波数変換２０５で標本化周波数をＦ
ｓｃに変換する。ただし、多重信号の標本化周波数がＦ
ｓｃのとき標本化周波数変換器２０５はなくてもよい。

標本化周波数変換器１９１２０５の出力は標本化間隔が
約２８０ｎ　ｓ　ｅ　ｃになる。つぎに標本化周波数変
換器１９１の出力を遅延素子１９２に入力し、標本化周
波数変換器２０５の出力を遅延素子２０５に入力する。

以下第８図の構成は第１図（ａｌの構成と同様なので説
明は省略する。以」二のようにすると、波形等他罪１７
９の出力はゴーストおよびクロストークのない多重信号
となる。なお、多重信号の帯域はＬＭ）Ｉｚに限るもの
ではない。また、標本化周波数変換器１９１．２０５は
なくてもよい。なお、第９図。

第１０図、第１１に示すような構成でもよい。

発明の効果以上の説明から明らかなように本発明の波形等他罪にお
いては、従来の波形等化器と比べ乗算器の個数を１　／
Ｋ　（Ｋ　＝２．３，４．・・・）にすることを可能で
ある。またＬＳＩ化する場合においてもチップ面積を大
幅に減少でき、安価な波形等化器を実現できる。また安
価なテレビジョン受像機も実現できる。

【図面の簡単な説明】第１図（ａｌは本発明の２次元波形等化器の順次選択型
のブロック図、第１図（ｂ）は本発明の２次元波形等化
器の任意選択型のブロック図、第１図（ｃ）は本発明の
２次元波形等化器の係数選択型のブロック図、第１図（
ｄ＋は本発明の２次元波形等化器の係数任意選択型のブ
ロック図、第２図は１次元波形等他罪の順次選択型のブ
ロック図、第３図は第２図に示す波形等化器を縦続接続
したブロック図、第４図は１次元波形等化器の任意選択
型のブロック図、第５図は１次元波形等化器の係数選択
型のブロック図、第６図は第５図に示す波形等化器を縦
続接続したブロック図、第７図はテレビジョン受信機の
ブロック図、第８図はテレビジョン信号波形等他罪の順
次選択型のブロック図、第９図はテレビジョン信号波形
等化器の任意選択型のブロック図、第１０図テレビジョ
ン信号波形等化器の係数順次選択型のブロック図、第１
１図テレビジョン信号波形等化器の係数任意選択型のブ
ロック図、第１２図は従来のテレビジョン信号波形等化
器のブロック図である。３２、３３．３４．３５．３６．１２０．１２Ｌ　１２
２．１２３．１２４・・・・・・第１の遅延素子、４６
．４７．４Ｂ、　４９．５０．１４Ｌ１４２、１４３．
１４４．１４６・・・・・・第２の遅延素子、３７゜３
８、１２５．１２６・・・・・・第１の選択回路、５１
．５２．１４７゜１４８・・・・・・第２の選択回路、
４１．４２．１２４］、　１３０・・・・・・第１の乗
算器、５５．５６．１５Ｌ　１５２・・・・・・第２の
乗算器、５５．５６．１５Ｌ　１５２・・・・・・第２
の乗算器、４３．４４゜１３２、１３３．１３４．１３
７．１３８．１３９・・・・・・第１の累積加算器、５
７．５８．１５４．１５５．１５６．１５９．１６０．
１６１・・・・・・第２の累積加算器、１３Ｌ　１３６
・・・・・・第１の分配回路、１５３’、　１５８・・
・・・・第２の分配回路、１３５．１４０・・・・・・
第３の選択回路、１５７，１６２・・・・・・第４の選
択回路、６２．１６７・・・・・・係数制御回路、４５
．１．６６・・・・・・制御回路、５９．６０．６Ｌ　
１６３．１６４．１６５・・・・・・加算器、１２７．
１２８．１４９．１５０・・・・・・ランチ回路。

Claims

【特許請求の範囲】

（１）第１の入力信号を遅延する第１の遅延素子と、第
２の入力信号を遅延する第２の遅延素子と、前記第１の
入力信号および異なる任意の前記第１の遅延素子の出力
を選択する第１の選択回路と、前記第２の入力信号およ
び異なる任意の前記第２の遅延素子の出力を選択する第
２の選択回路と、前記第１の選択回路の出力と係数を乗
算する前記第１の遅延素子より少ない第１の乗算器と、
前記第２の選択回路の出力と係数を乗算する前記第２の
遅延素子より少ない第２の乗算器と、前記第１の乗算器
の出力を累積加算する第１の累積加算器と、前記第２の
乗算器の出力を累積加算する第２の累積加算器とを具備
することを特徴とする波形等化器。
（２）第１の係数を遅延する第１の遅延素子と、第２の
係数を遅延する第２の遅延素子と、前記第１の係数の出
力および異なる任意の前記第１の遅延素子の出力を選択
する第１の選択回路と、前記第２の係数の出力および異
なる任意の前記第２の遅延素子の出力を選択する第２の
選択回路と、前記第１の選択回路の出力と第１の入力信
号を乗算する前記第１の遅延素子より少ない第１の乗算
器と、前記第２の選択回路の出力と第２の入力信号を乗
算する前記第２の遅延素子より少ない第２の乗算器と、
前記第１の乗算器の出力を分配する第１の分配回路と、
前記第２の乗算器の出力を分配する第２の分配回路と、
前記第１の分配回路の出力を累積加算する第１の累積加
算器と、前記第２の分配回路の出力を累積加算する第２
の累積加算器と、前記第１の累積加算器の出力を選択す
る第３の選択回路と、前記第２の累積加算器の出力を選
択する第４の選択回路とを具備することを特徴とする波
形等化器。
（３）テレビジョン信号の搬送波と同相成分を同期検波
して第１の原信号を得る第１の同期検波手段と、前記搬
送波に直交成分を同期検波して第２の多重信号を得る第
２の同期検波手段と、前記第１の同期検波手段の出力と
前記第２の同期検波手段と出力のどちらか一方もしくは
両方を入力とする第１の波形等化器と、前記第１の同期
検波手段の出力と前記第２の同期検波手段の出力のどち
らか一方もしくは両方を入力とする第２の波形等化器と
を具備することを特徴とするテレビジョン信号受信機。
（４）第１の波形等化器が第１の入力信号を遅延する第
１の遅延素子と、前記第１の入力信号および異なる任意
の前記第１の遅延素子の出力を選択する第１の選択回路
と、前記第１の選択回路の出力と係数を乗算する前記第
１の遅延素子より少ない第１の乗算器と、前記第１の乗
算器の出力を累積加算する第１の累積加算器とを具備す
ることを特徴とする請求項（３）記載のテレビジョン受
信機。
（５）第１の波形等化器が第１の係数を遅延する第１の
遅延素子と、前記第１の係数の出力および異なる任意の
前記第１の遅延素子の出力を選択する第１の選択回路と
、前記第１の選択回路の出力と第１の入力信号を乗算す
る前記第１の遅延素子より少ない第１の乗算器と、前記
第１の乗算器の出力を分配する第１の分配回路と、前記
第１の分配回路の出力を累積加算する第１の累積加算器
と、前記第１の累積加算器の出力を選択する第３の選択
回路とを具備することを特徴とする請求項（３）記載の
テレビジョン受信機。
（６）第１の波形等化器が第１の入力信号を遅延する第
１の遅延素子と、第２の入力信号を遅延する第２の遅延
素子と、前記第１の入力信号および異なる任意の前記第
１の遅延素子の出力を選択する第１の選択回路と、前記
第２の入力信号および異なる任意の前記第２の遅延素子
の出力を選択する第２の選択回路と、前記第１の選択回
路の出力と係数を乗算する前記第１の遅延素子より少な
い第１の乗算器と、前記第２の選択回路の出力と係数を
乗算する前記第２の遅延素子より少ない第２の乗算器と
、前記第１の乗算器の出力を累積加算する第１の累積加
算器と、前記第２の乗算器の出力を累積加算する第２の
累積加算器とを具備することを特徴とする請求項（３）
記載のテレビジョン受信機。
（７）第１の波形等化器が第１の係数を遅延する第１の
遅延素子と、第２の係数を遅延する第２の遅延素子と、
前記第１の係数の出力および異なる任意の前記第１の遅
延素子の出力を選択する第１の選択回路と、前記第２の
係数の出力および異なる任意の前記第２の遅延素子の出
力を選択する第２の選択回路と、前記第１の選択回路の
出力と第１の入力信号を乗算する前記第１の遅延素子よ
り少ない第１の乗算器と、前記第２の選択回路の出力と
第２の入力信号を乗算する前記第２の遅延素子より少な
い第２の乗算器と、前記第１の乗算器の出力を分配する
第１の分配回路と、前記第２の乗算器の出力を分配する
第２の分配回路と、前記第１の分配回路の出力を累積加
算する第１の累積加算器と、前記第２の分配回路の出力
を累積加算する第２の累積加算器と、前記第１の累積加
算器の出力を選択する第３の選択回路と、前記第２の累
積加算器の出力を選択する第４の選択回路とを具備する
ことを特徴とする請求項（３）記載のテレビジョン受信
機。
（８）第２の波形等化器が第１の入力信号を遅延する第
１の遅延素子と、第２の入力信号を遅延する第２の遅延
素子と、前記第１の入力信号および異なる任意の前記第
１の遅延素子の出力を選択する第１の選択回路と、前記
第２の入力信号および異なる任意の前記第２の遅延素子
の出力を選択する第２の選択回路と、前記第１の選択回
路の出力と係数を乗算する前記第１の遅延素子より少な
い第１の乗算器と、前記第２の選択回路の出力と係数を
乗算する前記第２の遅延素子より少ない第２の乗算器と
、前記第１の乗算器の出力を累積加算する第１の累積加
算器と、前記第２の乗算器の出力を累積加算する第２の
累積加算器とを具備することを特徴とする請求項（３）
記載のテレビジョン受信器。
（９）第２の波形等化器が第１の係数を遅延する第１の
遅延素子と、第２の係数を遅延する第２の遅延素子と、
前記第１の係数の出力および異なる任意の前記第１の遅
延素子の出力を選択する第１の選択回路と、前記第２の
係数の出力および異なる任意の前記第２の遅延素子の出
力を選択する第２の選択回路と、前記第１の選択回路の
出力と第１の入力信号を乗算する前記第１の遅延素子よ
り少ない第１の乗算器と、前記第２の選択回路の出力と
第２の入力信号を乗算する前記第２の遅延素子より少な
い第２の乗算器と、前記第１の乗算器の出力を分配する
第１の分配回路と、前記第２の乗算器の出力を分配する
第２の分配回路と、前記第１の分配回路の出力を累積加
算する第１の累積加算器と、前記第２の分配回路の出力
を累積加算する第２の累積加算器と、前記第１の累積加
算器の出力を選択する第３の選択回路と、前記第２の累
積加算器の出力を選択する第４の選択回路とを具備する
ことを特徴とする請求項（３）記載のテレビジョン受信
機。
（１０）第２の波形等化器が第１の入力信号を低減ろ波
するローパスフィルタと、前記ローパスフィルタの出力
を標本化周波数変換する第１の標本化周波数変換器と、
前記第１の標本化周波数変換器の出力を遅延する第１の
遅延素子と、第２の入力信号を遅延する第２の遅延素子
と、前記第１の標本化周波数変換器の出力および異なる
任意の前記第１の遅延素子の出力を選択する第１の選択
回路と、前記第２の入力信号および異なる任意の前記第
２の遅延素子の出力を選択する第２の選択回路と、前記
第１の選択回路の出力と係数を乗算する前記第１の遅延
素子より少ない第１の乗算器と、前記第２の選択回路の
出力と係数を乗算する前記第２の遅延素子より少ない第
２の乗算器と、前記第１の乗算器の出力を累積加算する
第１の累積加算器と、前記第２の乗算器の出力を累積加
算する第２の累積加算器とを具備することを特徴とする
請求項（３）記載のテレビジョン受信機。
（１１）第２の波形等化器が第１の入力信号を低減ろ波
するローパスフィルタと、前記ローパスフィルタの出力
を標本化周波数変換する第１の標本化周波数変換器と、
第２の入力信号を標本化周波数変換する第２の標本化周
波数変換器と、前記第１の標本化周波数変換器の出力を
遅延する第１の遅延素子と、前記第２の標本化周波数変
換器の出力を遅延する第２の遅延素子と、前記第１の標
本化周波数変換器の出力および異なる任意の前記第１の
遅延素子の出力を選択する第１の選択回路と、前記第２
の標本化周波数変換器の出力および異なる任意の前記第
２の遅延素子の出力を選択する第２の選択回路と、前記
第１の選択回路の出力と係数を乗算する前記第１の遅延
素子より少ない第１の乗算器と、前記第２の選択回路の
出力と係数を乗算する前記第２の遅延素子より少ない第
２の乗算器と、前記第１の乗算器の出力を累積加算する
第１の累積加算器と、前記第２の乗算器の出力を累積加
算する第２の累積加算器とを具備することを特徴とする
請求項（３）記載のテレビジョン受信機。
（１２）第２の波形等化器が第１の入力信号を低減ろ波
するローパスフィルタと、前記ローパスフィルタの出力
を標本化周波数変換する第１の標本化周波数変換器と、
第２の入力を標本化周波数変換する第２の標本化周波数
変換器と、第１の係数を遅延する第１の遅延素子と、第
２の係数を遅延する第２の遅延素子と、前記第１の係数
の出力および異なる任意の前記第１の遅延素子の出力を
選択する第１の選択回路と、前記第２の係数の出力およ
び異なる任意の前記第２の遅延素子の出力を選択する第
２の選択回路と、前記第１の選択回路の出力と前記第１
の標本化周波数変換器の出力を乗算する前記第１の遅延
素子より少ない第１の乗算器と、前記第２の選択回路の
出力と前記第２の標本化周波数変換器の出力を乗算する
前記第２の遅延素子より少ない第２の乗算器と、前記第
１の乗算器の出力を分配する第１の分配回路と、前記第
２の乗算器の出力を分配する第２の分配回路と、前記第
１の分配回路の出力を累積加算する第１の累積加算器と
、前記第２の分配回路の出力を累積加算する第２の累積
加算器と、前記第１の累積加算器の出力を選択する第３
の選択回路と、前記第２の累積加算器の出力を選択する
第３の選択回路とを具備することを特徴とする請求項（
３）記載のテレビジョン受信機。
（１３）第２の波形等化器が第１の入力信号を低減ろ波
するローパスフィルタと、前記ローパスフィルタの出力
を標本化周波数変換する第１の標本化周波数変換器と、
第１の係数を遅延する第１の遅延素子と、第２の係数を
遅延する第２の遅延素子と、前記第１の係数の出力およ
び異なる任意の前記第１の遅延素子の出力を選択する第
１の選択回路と、前記第２の係数の出力および異なる任
意の前記第２の遅延素子の出力を選択する第２の選択回
路と、前記第１の選択回路の出力と前記第１の標本化周
波数変換器の出力を乗算する前記第１の遅延素子より少
ない第１の乗算器と、前記第２の選択回路の出力と第２
の入力信号を乗算する前記第２の遅延素子より少ない第
２の乗算器と、前記第１の乗算器の出力を分配する第１
の分配回路と、前記第２の乗算器の出力を分配する第２
の分配回路と、前記第１の分配回路の出力を累積加算す
る第１の累積加算器と、前記第２の分配回路の出力を累
積加算する第２の累積加算器と、前記第１の累積加算器
の出力を選択する第３の選択回路と、前記第２の累積加
算器の出力を選択する第４の選択回路とを具備すること
を特徴とする請求項（３）記載のテレビジョン受信機。
（１４）テレビジョン信号の搬送波と同相成分を同期検
波して第１の原信号を得る第１の同期検波手段と、前記
搬送波に直交成分を同期検波して第２の多重信号を得る
第２の同期検波手段と、前記第１の同期検波手段の出力
と前記第２の同期検波手段の出力を入力とする波形等化
器を具備することを特徴とするテレビジョン信号受信機
。
（１５）波形等化器が第１の入力信号を遅延する第１の
遅延素子と、第２の入力信号を遅延する第２の遅延素子
と、前記第１の入力信号および異なる任意の前記第１の
遅延素子の出力を選択する第１の選択回路と、前記第２
の入力信号および異なる任意の前記第２の遅延素子の出
力を選択する第２の選択回路と、前記第１の選択回路の
出力と係数を乗算する前記第１の遅延素子より少ない第
１の乗算器と、前記第２の選択回路の出力と係数を乗算
する前記第２の遅延素子より少ない第２の乗算器と、前
記第１の乗算器の出力を累積加算する第１の累積加算器
と、前記第２の乗算器の出力を累積加算する第２の累積
加算器とを具備することを特徴とする請求項（１４）記
載のテレビジョン受信機。
（１６）波形器が第１の係数を遅延する第１の遅延素子
と、第２の係数を遅延する第２の遅延素子と、前記第１
の係数の出力および異なる任意の前記第１の遅延素子の
出力を選択する第１の選択回路と、前記第２の係数の出
力および異なる任意の前記第２の遅延素子の出力を選択
する第２の選択回路と、前記第１の選択回路の出力と第
１の入力信号を乗算する前記第１の遅延素子より少ない
第１の乗算器と、前記第２の選択回路の出力と第２の入
力信号を乗算する前記第２の遅延素子より少ない第２の
乗算器と、前記第１の乗算器の出力を分配する第１の分
配回路と、前記第２の乗算器の出力を分配する第２の分
配回路と、前記第１の分配回路の出力を累積加算する第
１の累積加算器と、前記第２の分配回路の出力を累積加
算する第２の累積加算器と、前記第１の累積加算器の出
力を選択する第３の選択回路と、前記第２の累積加算器
の出力を選択する第４の選択回路とを具備することを特
徴とする請求項（１４）項記載のテレビジョン受信機。
（１７）波形等化器が第１の入力信号を低減ろ波するロ
ーパスフィルタと、前記ローパスフィルタの出力を標本
化周波数変換する第１の標本化周波数変換器と、前記第
１の標本化周波数変換器の出力を遅延する第１の遅延素
子と、第２の入力信号を遅延する第２の遅延素子と、前
記第１の標本化周波数変換器の出力および異なる任意の
前記第１の遅延素子の出力を選択する第１の選択回路と
、前記第２の入力信号および異なる任意の前記第２の遅
延素子の出力を選択する第２の選択回路と、前記第１の
選択回路の出力と係数を乗算する前記第１の遅延素子よ
り少ない第１の乗算器と、前記第２の選択回路の出力と
係数を乗算する前記第２の遅延素子より少ない第２の乗
算器と、前記第１の乗算器の出力を累積加算する第１の
累積加算器と、前記第２の乗算器の出力を累積加算する
第２の累積加算器とを具備することを特徴とする請求項
（１４）記載のテレビジョン受信機。
（１８）波形等化器が第１の入力信号を低減ろ波するロ
ーパスフィルタと、前記ローパスフィルタの出力を標本
化周波数変換する第１の標本化周波数変換器と、第２の
入力を標本化周波数変換する第２の標本化周波数変換器
と、第１の係数を遅延する第１の遅延素子と、第２の係
数を遅延する第２の遅延素子と、前記第１の係数の出力
および異なる任意の前記第１の遅延素子の出力を選択す
る第１の選択回路と、前記第２の係数の出力および異な
る任意の前記第２の遅延素子の出力を選択する第２の選
択回路と、前記第１の選択回路の出力と前記第１の標本
化周波数変換器の出力を乗算する前記第１の遅延素子よ
り少ない第１の乗算器と、前記第２の選択回路の出力と
前記第２の標本化周波数変換器の出力を乗算する前記第
２の遅延素子より少ない第２の乗算器と、前記第１の乗
算器の出力を分配する第１の分配回路と、前記第２の乗
算器の出力を分配する第２の分配回路と、前記第１の分
配回路の出力を累積加算する第１の累積加算器と、前記
第２の分配回路の出力を累積加算する第２の累積加算器
と、前記第１の累積加算器の出力を選択する第３の選択
回路と、前記第２の累積加算器の出力を選択する第４の
選択回路とを具備することを特徴とする請求項（１４）
記載のテレビジョン受信機。
（１９）波形等化器が第１の入力信号を低減ろ波するロ
ーパスフィルタと、前記ローパスフィルタの出力を標本
化周波数変換する第１の標本化周波数変換器と、第１の
係数を遅延する第１の遅延素子と、第２の係数を遅延す
る第２の遅延素子と、前記第１の係数の出力および異な
る任意の前記第１の遅延素子の出力を選択する第１の選
択回路と、前記第２の係数の出力および異なる任意の前
記第２の遅延素子の出力を選択する第２の選択回路と、
前記第１の選択回路の出力と前記第１の標本化周波数変
換器の出力を乗算する前記第１の遅延素子より少ない第
１の乗算器と、前記第２の選択回路の出力と前記第２の
入力信号を乗算する前記第２の遅延素子より少ない第２
の乗算器と、前記第１の乗算器の出力を分配する第１の
分配回路と、前記第２の乗算器の出力を分配する第２の
分配回路と、前記第１の分配回路の出力を累積加算する
第１の累積加算器と、前記第２の分配回路の出力を累積
加算する第２の累積加算器と、前記第１の累積加算器の
出力を選択する第３の選択回路と、前記第２の累積加算
器の出力を選択する第４の選択回路とを具備することを
特徴とする請求項（１４）記載のテレビジョン受信機。
（２０）波形等化器が第１の入力信号を低減ろ波するロ
ーパスフィルタと、前記ローパスフィルタの出力を標本
化周波数変換する第１の標本化周波数変換器と、第２の
入力信号を標本化周波数変換する第２の標本化周波数変
換器と、前記第１の標本化周波数変換器の出力を遅延す
る第１の遅延素子と、前記第２の標本化周波数変換器の
出力を遅延する第２の遅延素子と、前記第１の標本化周
波数変換器の出力および異なる任意の前記第１の遅延素
子の出力を選択する第１の選択回路と、前記第２の標本
化周波数変換器の出力および異なる任意の前記第２の遅
延素子の出力を選択する第２の選択回路と、前記第１の
選択回路の出力と係数を乗算する前記第１の遅延素子よ
り少ない第１の乗算器と、前記第２の選択回路の出力と
係数を乗算する前記第２の遅延素子より少ない第２の乗
算器と、前記第１の乗算器の出力を累積加算する第１の
累積加算器と、前記第２の乗算器の出力を累積加算する
第２の累積加算器とを具備することを特徴とする請求項
（１４）記載のテレビジョン受信機。
（２１）波形等化器が第１の入力信号を低減ろ波するロ
ーパスフィルタと、前記ローパスフィルタの出力を標本
化周波数変換する第１の標本化周波数変換器と、第２の
入力を標本化周波数変換する第２の標本化周波数変換器
と、第１の係数を遅延する第１の遅延素子と、第２の係
数を遅延する第２の遅延素子と、前記第１の係数の出力
および異なる任意の前記第１の遅延素子の出力を選択す
る第１の選択回路と、前記第２の係数の出力および異な
る任意の前記第２の遅延素子の出力を選択する第２の選
択回路と、前記第１の選択回路の出力と前記第１の標本
化周波数変換器の出力を乗算する前記第１の遅延素子よ
り少ない第１の乗算器と、前記第２の選択回路の出力と
前記第２の標本化周波数変換器の出力を乗算する前記第
２の遅延素子より少ない第２の乗算器と、前記第１の乗
算器の出力を分配する第１の分配回路と、前記第２の乗
算器の出力を分配する第２の分配回路と、前記第１の分
配回路の出力を累積加算する第１の累積加算器と、前記
第２の分配回路の出力を累積加算する第２の累積加算器
と、前記第１の累積加算器の出力を選択する第３の選択
回路と、前記第２の累積加算器の出力を選択する第３の
選択回路を具備することを特徴とする請求項（１４）記
載のテレビジョン受信機。