JPH01253797A - Display controller - Google Patents
Display controllerInfo
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- JPH01253797A JPH01253797A JP63081066A JP8106688A JPH01253797A JP H01253797 A JPH01253797 A JP H01253797A JP 63081066 A JP63081066 A JP 63081066A JP 8106688 A JP8106688 A JP 8106688A JP H01253797 A JPH01253797 A JP H01253797A
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- Controls And Circuits For Display Device (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Abstract
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はキャラクタデータを画像表示器に表示するた
めの表示制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a display control device for displaying character data on an image display.
（従来の技術）
一般に、電子式卓上計算機等の電子機器には、例えば数
字やアルファベットなどの特定の文字を画像表示するた
めに、その文字に対応したキャラクタデータを発生する
ＲＯＭ（以下ＣＧ ＲＯＭと称する）が内蔵されている
。このＣＧＲＯＭは、特定のアドレスに従ってそれに対
応するキャラクタデータを発生する。そして、この発生
されたキャラクタデータは一旦アキュムレータに保持さ
れた後、表示用ＲＡＭに書込まれる。表示用ＲＡ Ｍは
、表示器の各表示セグメントに対応した記憶領域を存し
ており、表示器におけるデータの表示位置に対応する記
憶領域にキャラクタデータが書込まれる。(Prior Art) Generally, electronic devices such as electronic desktop calculators have a ROM (hereinafter referred to as CG ROM) that generates character data corresponding to specific characters, such as numbers or alphabets, in order to display the characters as images. ) is built-in. This CGROM generates character data corresponding to a specific address. The generated character data is once held in the accumulator and then written to the display RAM. The display RAM has a storage area corresponding to each display segment of the display, and character data is written in the storage area corresponding to the data display position on the display.
第５図にはこのような画像表示制御を行なうための制御
装置の構成が示されている。FIG. 5 shows the configuration of a control device for performing such image display control.
ＣＧＲＯＭＩから特定のキャラクタデータを読み出す場
合は、まずアドレス信号の上位アドレスおよび下位アド
レスがＸレジスタ２およびＹレジスタ３にそれぞれ格納
される。そして、アドレス指定回路４によってＣＧＲＯ
ＭＩに対するアドレス指定が行われ、そのアドレスに対
応したキャラクタデータがＣＧＲＯＭＩから読み出され
アキュムレータ（ＡＣＣ）５に格納される。When reading specific character data from CGROMI, first the upper address and lower address of the address signal are stored in the X register 2 and Y register 3, respectively. Then, by the addressing circuit 4, the CGRO
An address is specified for MI, and character data corresponding to the address is read from CGROMI and stored in accumulator (ACC) 5.
このアキュムレータ５に格納されたキャラクタデータは
表示用ＲＡＭ６に書込まれるが、その書込み位置は別の
アドレス信号によって指定される。The character data stored in the accumulator 5 is written into the display RAM 6, but the writing position is specified by another address signal.
すなわち、書込み位置を指定するためのアドレス信号は
、まずアドレスの上位および下位に対応するＸレジスタ
７およびＹレジスタ８に格納される。That is, an address signal for specifying a write position is first stored in the X register 7 and Y register 8 corresponding to the upper and lower addresses.
そして、アドレス指定回路９によって、その格納された
アドレスに対応する記憶位置にキャラクタデータが記憶
される。Then, the character data is stored by the address designation circuit 9 in a storage location corresponding to the stored address.
このように、従来の表示制御装置では、ＣＧＲＯＭＩに
対するアドレス指定と、表示用ＲＡＭ８に対するアドレ
ス指定とをそれぞれ別のアドレス信号によって行なって
いた。In this manner, in the conventional display control device, addressing for CGROMI and addressing for display RAM 8 were performed using separate address signals.
（発明が解決しようとする課題）
この発明は前述の事情に鑑みなされたもので、従来では
１つのキャラクタデータを表示する際にＣＧＲＯＭに対
するアドレス指定と表示用ＲＡＭに対するアドレス指定
とをそれぞれ別のアドレス指定によって行なわなければ
ならなかった点を改善し、アドレス信号の一部を共用で
きるようにしてキャラクタデータを表示する際のアドレ
ス指定を簡略化できる表示制御装置を提供することを目
的とする。(Problems to be Solved by the Invention) The present invention has been made in view of the above-mentioned circumstances. Conventionally, when displaying one character data, the address specification for the CGROM and the address specification for the display RAM were performed using different addresses. It is an object of the present invention to provide a display control device which can simplify address specification when displaying character data by making it possible to share a part of an address signal by improving the points that had to be made by specification.
［発明の構成］
（課題を解決するための手段）
この発明は、複数の表示セグメントを有する画像表示器
の表示制御を行なう表示制御装置において、所定ビット
サイズのキャラクタデータを複数個記憶し、第１のアド
レス信号によるアドレス指定により１つのキャラクタデ
ータが選択され、その選択されたキャラクタデータを第
２のアドレス信号による連続したアドレス指定に基づい
て所定のビット数単位で順次読み出すキャラクタデータ
記憶部と、前記画像表示器の各表示セグメントに対応し
たデータ記憶領域を有する画像表示用記憶部と、第３の
アドレス信号によるアドレス指定により前記画像表示用
記憶部のデータ記憶領域を選択する選択手段と、この選
択手段によって選択されたデータ記憶領域に対して前記
キャラクタデータ記憶部から所定のビット数単位で読み
出されたキャラクタデータを前記第２のアドレス信号に
よる連続したアドレス指定に基づいて順次書込み制御す
る書込み制御手段とを具備することを特徴とする。[Structure of the Invention] (Means for Solving the Problems) The present invention provides a display control device that performs display control of an image display having a plurality of display segments, in which a plurality of pieces of character data of a predetermined bit size are stored. a character data storage unit in which one character data is selected by addressing with a first address signal, and the selected character data is sequentially read out in units of a predetermined number of bits based on continuous addressing with a second address signal; an image display storage section having a data storage area corresponding to each display segment of the image display device; a selection means for selecting a data storage area of the image display storage section by addressing with a third address signal; writing control for sequentially writing character data read out in units of a predetermined number of bits from the character data storage unit into a data storage area selected by the selection means based on continuous address designation by the second address signal; It is characterized by comprising a control means.
（作用）
前記構成の表示制御装置にあっては、キャラクタデータ
を読み出すためのアドレス指定と、それを表示用記憶部
に書込むためのアドレス指定とが共に第２のアドレス信
号により行われる。従って、アドレス信号の一部を共用
でき、キャラクタデータを表示する際のアドレス指定を
簡略化することが可能となる。(Function) In the display control device configured as described above, both the address designation for reading character data and the address designation for writing it into the display storage section are performed by the second address signal. Therefore, part of the address signal can be shared, and addressing when displaying character data can be simplified.
（実施例）
以下、図面を参照してこの発明の詳細な説明する。この
実施例は、表示器が９桁構成で各桁毎に１つのキャラク
タデータを４×７ドツトでマトリクス表示し、ＣＧＲＯ
Ｍには４×７ビツトのビットサイズを有するキャラクタ
データが１６種類記憶されている場合を例にとって説明
する。(Example) Hereinafter, the present invention will be described in detail with reference to the drawings. In this embodiment, the display is composed of 9 digits, and each digit displays one character data in a matrix of 4 x 7 dots.
An example will be explained in which 16 types of character data having a bit size of 4×7 bits are stored in M.
第１図はこの発明の一実施例に係わる表示制御装置に設
けられる表示用ＲＡＭの構成を示すもので、この表示用
ＲＡ Ｍ １０には画像表示器の各表示セグメントに対
応した９個の記憶領域、すなわち記憶領域１１〜１９が
設けられている。これら記憶領域１１〜１９はそれぞれ
４×７ドツトの記憶空間を有しており、例えば記憶領域
１１に図示されているように４行７列のセルアレイＭｌ
ｌ〜Ｍ４７より構成されている。これら記憶領域１１〜
１９は、それぞれ対応する記憶領域選択用スイッチ回路
２１〜２９を介してデータバス３０に接続されている。FIG. 1 shows the configuration of a display RAM provided in a display control device according to an embodiment of the present invention, and this display RAM 10 has nine memories corresponding to each display segment of an image display. Areas, that is, storage areas 11 to 19 are provided. Each of these storage areas 11 to 19 has a storage space of 4×7 dots, and for example, as shown in the storage area 11, a cell array Ml of 4 rows and 7 columns is arranged.
It is composed of 1 to M47. These storage areas 11~
19 are connected to the data bus 30 via corresponding storage area selection switch circuits 21 to 29, respectively.
これらスイッチ回路２１〜２９は、データ読み出し時に
おいては第２図で説明する行デコーダからの出力信号φ
ｒｒｌ〜φｒｒ９によってスイッチ制御されていずれか
１個がオン状態に設定される。同様に、データ書込み時
には、スイッチ回路２１〜２９はその行デコーダから出
力される信号φｗｒｌ〜φｗｒ９によってスイッチ制御
されていずれか１個がオン状態に設定される。この行デ
コーダは第２図で詳述するが、７ビツトのアドレスバス
で伝達されるアドレス信号の内の上位４ビツトのアドレ
ス信号Ａ１〜Ａ４をデコードする構成である。したがっ
て、表示用ＲＡＭの記憶領域は、アドレス信号Ａ１〜Ａ
４の内容に基づいて選択される。These switch circuits 21 to 29 receive an output signal φ from the row decoder, which will be explained in FIG. 2, during data reading.
The switches are controlled by rrl to φrr9, and one of them is set to the on state. Similarly, during data writing, switch circuits 21 to 29 are controlled by signals φwrl to φwr9 output from the row decoders, and one of them is set to an on state. This row decoder, which will be described in detail in FIG. 2, is configured to decode the upper 4 bits of address signals A1 to A4 of the address signals transmitted by a 7-bit address bus. Therefore, the storage area of the display RAM is divided into address signals A1 to A1.
Selected based on the contents of 4.
０１〜Ｃ７は第３図で説明する列デコーダからの出力信
号であり、これは７ビツトのアドレス信号のうち下位３
ビツトのアドレス信号Ａ５〜Ａ７をデコードしたもので
ある。選択された記憶領域にこのデコード信号によって
データが順次書込まれる。つまり、表示用ＲＡＭｌ０と
データバス３０間でデータの授受を行なう場合には、下
位アドレス信号Ａ５〜Ａ７が更新されることによって出
力信号０１〜Ｃ７が択一的にアクティブ状態に切替わり
、これによって記憶領域内のセルが列単位で順次ドライ
ブされる。01 to C7 are output signals from the column decoder explained in FIG.
This is a decoded version of the bit address signals A5 to A7. Data is sequentially written into the selected storage area by this decode signal. That is, when data is exchanged between the display RAM 10 and the data bus 30, the output signals 01 to C7 are selectively switched to the active state by updating the lower address signals A5 to A7. Cells within the storage area are sequentially driven column by column.
Ｓｌ −５３６は表示用ＲＡ Ｍ Ｉ（ｌから表示器に
送られる出力データであり、出力データ８１〜ｓ４が表
示器の１桁目の表示セグメントに対応し、出力データＳ
５〜Ｓ８が２桁目、そしてＳ３３〜ｓ３Ｂが９桁目の表
示セグメントに対応している。Sl-536 is the output data sent from the display RAM I(l) to the display, and the output data 81 to s4 correspond to the display segment of the first digit of the display, and the output data S
5 to S8 correspond to the second digit display segment, and S33 to s3B correspond to the ninth digit display segment.
データバス３０は４本のデータ線３１〜３４がら成り、
これら各データ線３１〜３４にはそれぞれ対応してＣＧ
ＲＯＭからの出力信号ＣＧＯＩ〜ＣＧＯ４がクロックド
インバータ４１〜４４を介して伝達される。クロックド
インバータ４１〜４４は、行デコーダおよび列デコーダ
の動作を制御するタイミング信号ＤＥＣにより制御され
る。つまり、上位アドレス信号Ａ１〜Ａ４に基づいて表
示用ＲＡＭの記憶領域が選択され、下位アドレス信号Ａ
５〜Ａ７に基づいてその列方向のセルが選択される時に
、クロットインバータ４１〜４４はタイミング信号ＤＥ
Ｃにより付勢状態に制御される。したがって、ＣＧＲＯ
ＭからＣＧＯＩ−ＣＧＯ４の４ビット単位で読み出され
るキャラクタデータは、表示用ＲＡ Ｍ １０の選択さ
れた記憶領域に列単位で順次記憶される。The data bus 30 consists of four data lines 31 to 34,
Each of these data lines 31 to 34 corresponds to a CG
Output signals CGOI-CGO4 from the ROM are transmitted via clocked inverters 41-44. Clocked inverters 41-44 are controlled by a timing signal DEC that controls the operation of the row and column decoders. That is, the storage area of the display RAM is selected based on the upper address signals A1 to A4, and the lower address signal A1 to A4 is selected.
When cells in the column direction are selected based on signals 5 to A7, clot inverters 41 to 44 output timing signals DE.
It is controlled to be in an energized state by C. Therefore, CGRO
The character data read from M to CGOI-CGO4 in units of 4 bits is sequentially stored in the selected storage area of the display RAM 10 in units of columns.
第２図はスイッチ回路２１〜２９を制御する行デコーダ
の具体的な回路構成を示すもので、このデコーダはイン
バータ４５〜４８と、ナントゲート５１〜５９と、ノア
ゲート６１〜７８とにより構成されている。FIG. 2 shows a specific circuit configuration of a row decoder that controls switch circuits 21 to 29. This decoder is composed of inverters 45 to 48, Nant gates 51 to 59, and NOR gates 61 to 78. There is.
ナントゲート５１〜５９のうちのいずれか１つの出力は
、アドレス信号Ａｔ−Ａ４の内容に応じて“０”レベル
となり、これが各ナントゲートに対応して２個設けられ
ているノアゲートの各一方の入力に供給される。これら
ノアゲートの各他方の入力には、読み出し時に０”レベ
ルとなるクロック信号φｒｅａｄｓおよび書込み時に“
０°レベルとなるクロック信号φｖｒｔｔｅがそれぞれ
供給される。したがって、第１図に示した表示用ＲＡ
Ｍ １０にデータを書込む時には、アドレス信号Ａｌ−
Ａ４の内容に応じて出力信号φ「「１〜φｒｒ９のうち
の１つが゛１″レベルとなる。また、表示用ＲＡ Ｍ
１０からデータを読み出す時には、アドレス信号へ１〜
Ａ４の内容に応じて出力信号φｗｒｌ〜φνｒ９の内の
１つが“１ルベルとなる。The output of any one of the Nant gates 51 to 59 becomes "0" level according to the content of the address signal At-A4, and this outputs one of the two NOR gates provided corresponding to each Nant gate. supplied to the input. The other input of each of these NOR gates has a clock signal φreads that is at the 0" level during reading and a clock signal φreads that is at the "0" level during writing.
A clock signal φvrtte having a 0° level is supplied to each of them. Therefore, the display RA shown in FIG.
When writing data to M10, the address signal Al-
Depending on the content of A4, one of the output signals φ"1 to φrr9 becomes the level "1". In addition, display RAM
When reading data from 10, input 1 to address signal.
Depending on the content of A4, one of the output signals φwrl to φνr9 becomes "1 level".
第３図は列デコーダの具体的な回路構成を示すもので、
このデコーダはインバータ７１〜７３と、ナントゲート
８１〜８７とにより構成されている。すなわち、このデ
コーダは、下位３ビツトのアドレス信号Ａ５〜Ａ７の内
容に応じて出力信号０１〜ＣＩのいずれか１つを“０”
レベルに設定する構成である。Figure 3 shows the specific circuit configuration of the column decoder.
This decoder is composed of inverters 71-73 and Nant gates 81-87. That is, this decoder sets any one of the output signals 01 to CI to "0" according to the contents of the lower 3 bits of the address signals A5 to A7.
This is a configuration that is set to the level.
第４図はＣＧ ＲＯＭの基本構成を概略的に示すもので
、このＣＧＲＯＭ９０には各々が４×７のビットサイズ
を有する１６個のキャラクタデータが記憶されている。FIG. 4 schematically shows the basic configuration of a CG ROM, and this CG ROM 90 stores 16 character data each having a bit size of 4×7.
そして、１６個のキャラクタデータの内の１つが」二位
４ビットのアドレス信号Ａｌ’〜Ａ４’の内容に基づい
て選択される。この選択されたキャラクタデータは、下
位３ビツトのアドレス信号Ａ５〜Ａ７による連続したア
ドレス指定によってインバータ９１〜９４を介して読み
出される。したがって、４×７ビツトのキャラクタデー
タは、出力データＣＧＯＩ〜ＣＧＯ４の４ビット単位で
７回の連続したアドレス指定によって読み出される。Then, one of the 16 character data is selected based on the contents of the second-order 4-bit address signals Al' to A4'. The selected character data is read out via inverters 91-94 by successive address designations using lower three bits of address signals A5-A7. Therefore, 4.times.7 bit character data is read out by seven consecutive address designations in units of 4 bits of output data CGOI to CGO4.
このように、この発明の表示制御装置にあっては、表示
用ＲＡ Ｍ １０にキャラクタデータを書込むためのア
ドレス指定とＣＧＲＯＭ９０からキャラクタデータを読
み出すためのアドレス指定を共に下位３ヒツトのアドレ
ス信号Ａ５〜Ａ７によって実行できる構成であり、簡単
なアドレス指定でキャラクタデータの表示が可能になる
。また、ＣＧＲＯＭ９０のキャラクタデータの読み出し
動作と表示用ＲＡＭＩＱのデータ書込み動作を平行して
実行できるので、アキャムレータを介さずにキャラクタ
データを表示用ＲＡ Ｍ １０に書込みことが可能にな
る。As described above, in the display control device of the present invention, both the address designation for writing character data into the display RAM 10 and the address designation for reading character data from the CGROM 90 are performed using the address signal A5 of the lower three hits. This is a configuration that can be executed by ~A7, and character data can be displayed with simple address specification. Further, since the character data reading operation of the CGROM 90 and the data writing operation of the display RAM IQ can be executed in parallel, character data can be written into the display RAM 10 without going through an accumulator.
また、表示用ＲＡＭの記憶領域を選択するためのアドレ
ス信号Ａ１〜Ａ４とＣＧＲＯＭから読み出すキャラクタ
データを選択するためのアドレス信号Ａｌ’〜Ａ４’
としては、同一バス上の信号を使用することが可能であ
る。この場合、記憶領域の選択とキャラクタデータの選
択は交互に実行される。また、アドレス信号Ａ１〜Ａ４
とアドレス信号ＡＩ’〜Ａ４’ とをそれぞれ独立した
バスで供給する構成にしても良く、この場合にはキャラ
クタデータの選択と記憶領域の選択を同時に実行できる
ので、キャラクタデータの表示を非常に効率良く実行す
ることができる。Further, address signals A1 to A4 for selecting a storage area of the display RAM and address signals Al' to A4' for selecting character data to be read from the CGROM are also provided.
As such, it is possible to use signals on the same bus. In this case, storage area selection and character data selection are performed alternately. In addition, address signals A1 to A4
and address signals AI' to A4' may be supplied through independent buses. In this case, character data selection and storage area selection can be executed at the same time, making character data display extremely efficient. Can be executed well.
［発明の効果］
以上のようにこの発明によれば、キャラクタデータを読
み出すためのアドレス指定と、それを表示用ＲＡＭに書
込みためのアドレス指定とを共に同一のアドレス信号に
よって行なうことができる。[Effects of the Invention] As described above, according to the present invention, both the address specification for reading character data and the address specification for writing it into the display RAM can be performed using the same address signal.
したがって、キャラクタデータを表示するためのアドレ
ス指定を簡略化することができる。Therefore, addressing for displaying character data can be simplified.
第１図はこの発明の一実施例に係わる表示制御装置に設
けられる表示用ＲＡＭを説明する図、第２図は第１図に
示した表示用ＲＡＭに設けられる行デコーダを説明する
図、第３図は第１図に示した表示用ＲＡＭに設けられる
列デコーダを説明する図、第４図はこの発明の表示制御
装置に設けられるＣＧＲＯＭを説明する図、第５図は従
来の表示制御装置を説明する図である。
１０・・・表示用ＲＡＭ５Ｌ１〜１９・・・記憶領域、
２１〜２９・・・領域選択用スイッチ回路、９０・・・
ＣＧＲＯＭ。
出願人代理人 弁理士 鈴江武彦
第 ２ 図
第 ３ 図1 is a diagram illustrating a display RAM provided in a display control device according to an embodiment of the present invention; FIG. 2 is a diagram illustrating a row decoder provided in the display RAM shown in FIG. 1; 3 is a diagram for explaining the column decoder provided in the display RAM shown in FIG. 1, FIG. 4 is a diagram for explaining the CGROM provided in the display control device of the present invention, and FIG. 5 is a diagram for explaining the conventional display control device. FIG. 10...Display RAM5L1-19...Storage area,
21-29...Area selection switch circuit, 90...
CGROM. Applicant's agent Patent attorney Takehiko Suzue Figure 2 Figure 3
Claims (1)
行なう表示制御装置において、 所定ビットサイズのキャラクタデータを複数個記憶し、
第１のアドレス信号によるアドレス指定により１つのキ
ャラクタデータが選択され、その選択されたキャラクタ
データを第２のアドレス信号による連続したアドレス指
定に基づいて所定のビット数単位で順次読み出すキャラ
クタデータ記憶部と、 前記画像表示器の各表示セグメントに対応したデータ記
憶領域を有する画像表示用記憶部と、第３のアドレス信
号によるアドレス指定により前記画像表示用記憶部のデ
ータ記憶領域を選択する選択手段と、 この選択手段によって選択されたデータ記憶領域に対し
て前記キャラクタデータ記憶部から所定のビット数単位
で読み出されたキャラクタデータを前記第２のアドレス
信号による連続したアドレス指定に基づいて順次書込み
制御する書込み制御手段とを具備することを特徴とする
表示制御装置。[Scope of Claim] A display control device for controlling the display of an image display having a plurality of display segments, which stores a plurality of character data of a predetermined bit size,
a character data storage unit in which one character data is selected by address designation by a first address signal, and the selected character data is sequentially read out in units of a predetermined number of bits based on continuous address designation by a second address signal; , an image display storage section having a data storage area corresponding to each display segment of the image display, and selection means for selecting a data storage area of the image display storage section by addressing with a third address signal; Character data read out in units of a predetermined number of bits from the character data storage section is sequentially written into the data storage area selected by the selection means based on continuous address designation by the second address signal. 1. A display control device comprising: writing control means.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081066A JP2577429B2 (en) | 1988-04-01 | 1988-04-01 | Display control device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63081066A JP2577429B2 (en) | 1988-04-01 | 1988-04-01 | Display control device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01253797A true JPH01253797A (en) | 1989-10-11 |
| JP2577429B2 JP2577429B2 (en) | 1997-01-29 |
Family
ID=13736020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63081066A Expired - Fee Related JP2577429B2 (en) | 1988-04-01 | 1988-04-01 | Display control device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577429B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913289A (en) * | 1982-07-14 | 1984-01-24 | 三菱電機株式会社 | Display |
| JPS62293288A (en) * | 1986-06-12 | 1987-12-19 | 日本電気株式会社 | Character pattern transfer system |
-
1988
- 1988-04-01 JP JP63081066A patent/JP2577429B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5913289A (en) * | 1982-07-14 | 1984-01-24 | 三菱電機株式会社 | Display |
| JPS62293288A (en) * | 1986-06-12 | 1987-12-19 | 日本電気株式会社 | Character pattern transfer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2577429B2 (en) | 1997-01-29 |
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