JPH01243161A - ウェイト制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサのリードサイクルに対するウェイ
ト制御に関し、例えば相互にアクセスタイムの異なる複
数のメモリや入出力回路を備えて成るマイクロコンピュ
ータシステムボードに適用して有効な技術に関するもの
である。

〔従来技術〕

種々の応答時間を持つメモリや入出力回路とプロセッサ
とのインタフェースを採る場合には、プロセッサのバス
サイクルを延ばすウェイト制御が行われる。

従来のウェイト制御のやり方としては、プロセッサのウ
ェイト端子に供給される制御信号がアサートされると、
プロセッサのマシンサイクルにおける所定ステートの後
にウェイトステートを挿入すると共に、上記制御信号が
ネゲートされるまでウェイトステートを繰返し挿入する
方式や、予めウェイトステートの挿入数をメモリサイク
ルのためのコントロールレジスタに設定しておき、その
メモリサイクルが開始されると自動的にその設定数に応
するウェイトステートを挿入する方式がある。

尚、プロセッサのウェイト制御について記載された文献
の例としては、昭和６０年３月株式会社日立製作所発行
の「８ビツトマイクロプロセツサＨＤ６４１８ユーザー
ズマニユアル」Ｐ２Ｏ及びＰ４７がある。

〔発明が解決しようとする課題〕

ところで、ウェイト端子を用いてウェイトステートを挿
入する場合には、メモリや入出力回路においてアクセス
タイムの異なるもの毎にそのウェイト端子に供給すべき
制御信号の発生回路が必要になり、相互にアクセスタイ
ムの異なるメモリや入出力回路が増大するとこれに応じ
て制御信号の発生回路が増えるという問題があった。ま
た、予めウェイトステートの挿入数をコントロールレジ
スタに設定しておく方式では、メモリサイクルの異なる
複数のメモリがシステムに含まれるような場合には、ア
クセスすべきメモリのアクセスタイムを個別的にプロセ
ッサが認識することは容易ではないため、最も動作速度
の遅いメモリに合わせてウェイトステート挿入サイクル
数を決定しておかなければならず、ハードウェアの増大
を抑えることはできるものの、システムのスループット
が低下する問題があった。

本発明の目的は、ハードウェアの著しい増大を招くこと
なく、各種周辺回路のアクセスタイムに応じてバスサイ
クルを最適に引き延ばしすることができるウェイト制御
システムを提供することにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、出力を高インピーダンスにし得る複数個の周
辺モジュールが、プルアップもしくはプルダウンされた
データバスを介してプロセッサに結合されて成るシステ
ムにおいて、プロセッサのリードサイクルに呼応してプ
ロセッサのデータ入出力端子近傍におけるデータバスの
高インピーダンス状態を検出しているときにプロセッサ
のバスサイクルにおけるウェイトステートの挿入又は所
定ステートの繰返しを指示するための制御手段を設ける
ものである。この制御手段によるバスサイクルの引き延
ばし指示は、プロセッサにおいてバスサイクルの終了タ
イミングを指示するものとして定義することができる。

上記制御手段はプロセッサに含めることもできるが、プ
ロセッサに含まれない上記制御手段を用いる場合には、
ノーマリ・ノット・レディー方式でウェイト制御される
プロセッサの当該レディー信号入力端子に、ウェイトサ
イクル挿入指示のための制御信号を供給するようにでき
る。

〔作　用〕

上記した手段によれば、プロセッサのリードサイクルに
おいて、データバスの高インピーダンス状態を制御手段
が検出してウェイトステートの挿入又は所定ステートの
繰返しを指示することにより、各種周辺回路のアクセス
タイムに応じて最適な長さにバスサイクルを引き延ばす
ことができると共に、ウェイトサイクル挿入のためのハ
ードウェアは相互にアクセスタイムの異なる周辺回路の
数とは無関係に一定とされる。

〔実施例１〕 第１図は本発明に係るウェイト制御システムの一実施例
を示すブロック図である。

第１図において１はマイクロプロセッサであり、データ
バスインタフェース回路２とアドレスバスインタフェー
ス回路３とを介してデータバスＤＢ及びアドレスバスＡ
Ｂに結合されている。ここで。

データバスＤＢを構成する各信号線はプルアップ抵抗Ｒ
を介して電源電圧Ｖｄｄにプルアップされるようになっ
ている。そして、上記マイクロプロセッサ１、メモリ４
を代表とする各種周辺回路は、その出力動作が選択され
ない場合にはデータ出力端子もしくはデータ入出力端子
が高インピーダンス状態に制御されるようになっている
。したがって、マイクロプロセッサ１のリードサイクル
において、読み込むべきデータが確定されていないとき
にはデータバスＤＢ特にマイクロプロセッサ１のデータ
入出力端子直近におけるデータバスＤＢのレベルは全ビ
ット「１」にされている。

」二記マイクロプロセッサ１は、特に制限されないが、
データバスインタフェース回路２を介して供給される命
令の制御系として、図示しない外部プログラムメモリに
保持されている命令のアドレスを指定するためのプログ
ラムカウンタ（レジスタアレイ５に含まれる）、図示し
ない外部プログラムメモリから供給される命令をフェッ
チするインストラクションレジスタ６、インストラクシ
ョンレジスタ６から供給される命令をデコードするイン
ストラクションデコーダ７、及び、インストラクション
デコーダ７の出力に基づいて各種内部制御信号を発生す
ると共に外部との間で制御信号などをやりとりするため
のタイミングコントローラ８によって構成される。

上記レジスタアレイ５には、プログラムカウンタの外に
、スタックポインタ、アドレシング用のインデックスレ
ジスタ、演算結果を蓄えるアキュムレータ、演算結果な
どの状態を示すフラグレジスタ、さらには汎用レジスタ
などが含まれて構成される。このレジスタアレイ５及び
上記データバスインタフェース回路２には算術論理演算
回路９が結合されている。

このマイクロプロセッサ１は、特に制限されないが、基
本となる３つのステートＴ１．Ｔ２．Ｔ３によって１マ
シンサイクルが構成され、各ステートの基準となる動作
クロック信号ＣＬＫが外部周辺回路の同期動作のために
上記タイミングコントローラ８から出力される。この外
にタイミングコン１−〇−ラ８は、リード・ライト信号
Ｒ／Ｗ、アドレスバスＡＢに有効なアドレス信号を出力
していることを入出力デバイスに対して指示するメモリ
・リクエスト信号ＭＲＥＱなどを出力すると共に、割込
み要求信号ＩＲＥＱなどが外部から供給される。

入出力周辺回路として第１図に代表的に示されるメモリ
４は、そのアクセスタイム特にリードアクセスタイムが
マイクロプロセッサ１の１マシンサイクルよりも長くな
っている。マイクロプロセッサ１はこのようなメモリ１
をリード・アクセスするとき、メモリサイクルをその１
マシンサイクルよりも引き延ばすことが必要になる。本
実施例において、マイクロプロセッサ１はそのリード・
アクセス・サイクルを引き延ばす手段としてウェイトコ
ントローラ１ｏを内蔵する。

このウェイトコントローラ１０は、特に制限されないが
、メモリ４などの周辺デバイスに対するマイクロプロセ
ッサ１のリードサイクルに呼応してデータバスＤＢの状
態をステートＴ３及びそれ以降の各ステートの中間タイ
ミングである動作クロック信号ＣＬＫの立ち下がりエツ
ジでサンプリングし、その結果が全て「１」、即ちマイ
クロプロセッサ１のデータ入出力端子近傍におけるデー
タバスが高インピーダンス状態であることを検出すると
、マイクロプロセッサ１のタイミングコントローラ８に
ステートＴ３の動作を繰り返すステート（以下単に繰返
しステートとも記す）Ｔ３′を指示して結果的にウェイ
トサイクルの挿入を指示する。

ここで、ウェイトコントローラ１０は、メモリ４などの
周辺デバイスに対するマイクロプロセッサ１のアクセス
サイクルの開始を、特に制限されないが、メモリ４など
の入出力デバイスに対して有効なアドレス信号の出力状
態を通知するメモリ・リクエスト信号ＭＲＥＱのアサー
トによって検出する。また、リードサイクルであること
は、リード・ライト信号Ｒ／Ｗがハイレベルにされるこ
とによって検出する。また、データバスＤＢのサンプリ
ングタイミングは、ステートＴ１に対してそのアサート
アサートタイミングが規定されているメモリ・リクエス
ト信号ＭＲＥＱのアサートタイミング以降における動作
クロック信号ＣＬＫのクロックサイクルによって判断す
る。

本実施例において、上記繰返しステートＴ３′の挿入指
示はウェイト制御信号φｗａｉｔによって与えられる。

このウェイト制御信号φｗａｉｔは、上記の所定タイミ
ングでデータバスＤＢの状態をサンプリングした結果が
全て「１」でない場合にネゲート状態を維持する。タイ
ミングコントローラ８は、特に制限されないが、このウ
ェイト制御信号φｗａｉｔによって繰返しステートＴ３
′の挿入が指示されると、次にもう一度ステートＴ３の
動作を繰返す。即ち、前回のステートＴ３の動作もしく
はこれによって得られる結果を無効として、再度ステー
トＴ３を繰り返してリードサイクルを引き延ばす。そし
て、ウェイト制御信号φＷ　ａ　ｉ　ｔがアサートされ
ると、タイミングコントローラ８は、当該繰返しステー
トＴ３′をメモリサイクルの最終ステートとしてメモリ
サイクルを終了させる。

このようにマイクロプロセッサ］がリードサイクルで読
み込むデータが確定せずにデータバスＤＢの全ビットが
「１」である場合には繰返しステートＴ３′の挿入が指
示されることになるが、アドレスエラーやデータエラー
などの異常アクセス、さらには確定データの全ビットが
「１」であるような正規のデータの読み込みに際しては
、無制限に全ビット「１」の状態が続く虞があるため、
タイミングコントローラ８は繰返しステートＴ３′の挿
入数を監視して、その最大回数を超えるとメモリサイク
ルを終了するというようなバスサイクルのタイムアウト
制御を行うようになっている。

メモリ４をリードアクセスする場合のウェイトコントロ
ール動作の一例を第２図のタイミングチャートを参照し
ながら説明する。

第２図の時刻ｔｌｌにメモリサイクルが開始されると、
マイクロプロセッサ１はそのためのアドレス信号やリー
ド・ライト制御信号Ｒ／Ｗを出力すると共に、当該出力
アドレス信号の確定タイミングをもって時刻ｔ１にメモ
リ・リクエスト信号ＭＲＥＱをアサートする。これによ
り、メモリ４はデータの読み出し動作を開始する。ウェ
イトコントローラ１０はメモリ・リクエスト信号ＭＲ’
ＥＱのアサートタイミングを基準に動作クロック信号Ｃ
Ｌ　Ｋのタロツクサイクルを計数して、先ず最初にステ
ートＴ３における時刻ｔ２にデータバスＤＢの全ビット
をサンプリングして、その全てが「１」でないか否か即
ちメモリ４のデータ読み出し動作によるその出力データ
が確定されているか否かの判別が行われる。この結果デ
ータバスＤＢの全ビットが「１」であると判断されると
、ウェイト制御信号φｗａｉｔはネゲート状態を維持す
る。

ウェイト制御信号φｗａｉｔがネゲート状態を維持する
と、タイミングコントローラ８は、読み出し動作が未だ
確定していないメモリ４のためのメモリサイクルを引き
延ばしするため、今回のステートＴ３の動作もしくはこ
れによって得られる結果を無効として、再度ステートＴ
３を繰り返す繰返しステートＴ３′を挿入する。したが
って。

＝１２− ステー１−Ｔ３において不確定データがデータバスイン
タフェース回路２に与えられてもそれはマイクロプロセ
ッサ１の有効なデータとして内部に取り込まれることは
ない。

ウェイトコントローラ８は繰返しステートＴ３′におい
てもその立ち下がりエツジに呼応する時刻ｔ３にデータ
バスＤＢの全ビットをサンプリングして、上記同様メモ
リ４のデータ読み出し動作によるその出力データが確定
したか否かの判別をデータバスＤＢの状態から判別する
。例えばメモリ４の読み出しデータが確定されてデータ
バスＤＢの状態が全ビット「ＩＪの状態から変化されて
いることが検出されると、ウェイト制御信号φＷａｉｔ
がタイミングコントローラ８にアサートされる。

ウェイト制御信号φｗａｉｔがアサートされると、タイ
ミングコントローラ８は、当該繰返しステートＴ３′を
メモリサイクルの最終ステートとして当該メモリサイク
ルを終了させる。

本実施例によれば、マイクロプロセッサ１のす−ドサイ
クルにおいて、ウェイトコントローラ１０は、データバ
スＤＢの高インピーダンス状態を検出している期間に応
じて繰返しステートＴ３′を挿入維持してメモリサイク
ルの引き延ばしを可能とすることにより、メモリ４のよ
うな入出力デバイスのアクセスタイムに応して最適なリ
ードサイクルを得ることができる。しかも、繰返しステ
ートＴ、′を挿入するためのハードウェアは相互にアク
セスタイムの異なる入出力デバイスの数とは無関係に一
定とされる。

〔実施例２〕 」二記実施例で説明した繰返しステートＴ３′の変わり
にウェイトステートＴｗを挿入する構成とすることもで
きる。この場合にウェイトコントローラ１０は、メモリ
４などの周辺デバイスに対するマイクロプロセッサ１の
リードサイクルに呼応してデータバスＤＢの状態をステ
ートＴ２及びそれ以降の各ステートの中間タイミングで
ある立ち下がりエツジでサンプリングし、その結果が全
て「】」、即ちマイクロプロセッサ１のデータ人出力端
子近傍におけるデータバスＤＢかの高インピーダンス状
態であることを検出すると、ウェイト制御信号φｗａｉ
ｔをネゲート維持して、マイクロプロセッサ１のタイミ
ングコントローラ８にウェイトサイクルＴｗを挿入して
内部制御動作を待ち状態に制御してステートＴ３を遅ら
せる制御を行わせる。即ち、この場合にウェイトサイク
ルＴＷの挿入指示を与えるウェイト制御信号φｗａｉｔ
は、ノーマリ・ノット・レディー方式でウェイト制御さ
れるプロセッサの当該レディー信号入力端子に与えられ
る信号と等価とされ、その信号φｗａｉｔはアサートさ
れることによってマイクロプロセッサ１におけるリード
サイクルの終了タイミングを指示するものとして定義さ
れる。

本実施例によるウェイトコントロール動作の一例は第３
図のタイミングチャートに示される。このタイミングチ
ャートは第２図のタイミングチャート同様メモリ４をリ
ードアクセスする場合の動作を示す。この場合には時刻
ｔ１とｔ２の２回のサンプリングにおいてリードデータ
の不確定が検出されることにより、ウェイトステートＴ
ｗ”が２回挿入され、上記実施例１に比べてメモリサイ
クルは１ステ一ト分だけ長くなる。この点を除けば上記
実施例１と同様の効果を得ることができる。特に、斯る
構成においてウェイトコントローラ１゜をマイクロプロ
セッサの外部に形成することにより、このウェイトコン
トローラ１０を、ノーマリ・ノット・レディー方式でウ
ェイト制御されるプロセッサのためのウェイトコントロ
ール用周辺コントローラとすることができる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが本発明はそれに限定されずその要旨
を逸脱しない範囲において種々変更することができる。

例えば上記実施例では、システムに含まれる入出力デバ
イスをメモリとし、また、プロセッサは外部プログラム
メモリから命令を取り込む形式として説明したが、本発
明はこれらに限定されず、タイマなどの入出力デバイス
を含むものや、プログラムメモリを内蔵するプロセッサ
を含むものなど、種々に変更して適用することができる
。また、プロセッサのマシンサイクルは３つのステート
から成る構成に限定されない。また、ウェイトステート
や繰返しステートの挿入回数を制限するタイムアンプ制
御は必ずしも含めておかなければならないものではない
。また、データバスはプルダウンする形式であってもよ
い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるウェイトコントロー
ラを内蔵するマイクロプロセッサに適用した場合につい
て説明したが、本発明はそれに限定されるものではなく
、種々のデータ処理システムに適用することができる。

本発明は、少なくとも、アクセスタイムの異なる入出力
デバイスを備えるシステムに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、プロセッサのリードサイクルにおいて、デー
タバスの高インピーダンス状態を制御手段が検出してウ
ェイトステートの挿入又は所定ステートの繰返しを指示
することにより、各入出力デバイスのアクセスタイムに
応じて最適な長さのリードサイクルを得ることができる
と共に、入出力デバイスのアクセスタイムに応じてプロ
セッサのリードサイクルを引き延ばすためのハードウェ
アは相互にアクセスタイムの異なる入出力デバイスの数
とは無関係に一定にすることができるという効果がある
。

【図面の簡単な説明】

第１図は本発明に係るウェイト制御システムの一実施例
を示すブロック図、 第２図はメモリをリードアクセスする場合のウェイトコ
ントロール動作の一例を示すタイミングチャート、 第３図はノーマリ・ノット・レディー方式でウェイト制
御されるプロセッサに適用した場合のウェイトコントロ
ール動作の一例を示すタイミングチャートである。 １・・・マイクロプロセッサ、２・・・データバスイン
タフェース回路、３・・・アドレスバスインタフェース
回路、４・・・メモリ、８・・・タイミングコントロー
ラ、１０・・・ウェイトコントローラ、ＤＢ・・・デー
タバス、φｗａｉｔ・・・ウェイト制御信号、ＭＲＥＱ
・・・メモリ・リクエスト信号、Ｒ／Ｗ・・リード・ラ
イト信号、ＣＬＫＣ・動作クロック信号。

Claims (1)

1. 【特許請求の範囲】 １、出力を高インピーダンスにし得る複数個の周辺モジ
   ュールが、プルアップもしくはプルダウンされたデータ
   バスを介してプロセッサに結合されて成るシステムにお
   いて、プロセッサのリードサイクルに呼応してプロセッ
   サのデータ入出力端子近傍におけるデータバスの高イン
   ピーダンス状態を検出しているときにプロセッサのバス
   サイクルにおけるウェイトステートの挿入又は所定ステ
   ートの繰返しを指示するための制御手段を設けたウェイ
   ト制御システム。 ２、上記制御手段による所定ステートの繰返しを行うか
   否かを判定するためにデータバスの高インピーダンス状
   態をサンプリングするタイミングは、基準バスサイクル
   の最終ステートで行うものであることを特徴とする特許
   請求の範囲第１項記載のウェイト制御システム。 ３、上記制御手段は上記プロセッサとは異なる回路ブロ
   ックから成り、ノーマリ・ノット・レディー方式でウェ
   イト制御されるプロセッサの当該レディー信号入力端子
   に、ウェイトサイクル挿入指示のための制御信号を供給
   するようにされて成るものであることを特徴とする特許
   請求の範囲第１項記載のウェイト制御システム。