JPH01217799A - 行転送光感受性マトリクスの低ノイズ読取方法及び回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 免ｉへ１１ １、兄９しどた万一 本発明は光感受性行転送マトリクス、即ち光感受性素子
が行列に配置されてマトリクスを形成し、マトリクスの
行と列との交点に位置する光感受性素子によって発生さ
れた電荷が各行の光感受性素子によってマトリクスの所
定列の列導体に放出されるようにアドレスされるマトリ
クスに係る。このように放出された電荷は電荷転送シフ
トレジスタのセルに印加され、該レジスタの別のセルは
マトリクスの別の列から放出された電荷を受容する。

マトリクスは周期的に更新される２段階動作を行なう、
第１段階では、光感受性素子が光照射の作用下に電荷を
発生し該電荷を記憶し、これと同時にシフトレジスタが
先行周期中に受容した電荷を出力にシフトする。第２段
階では、レジスタが第１段階中に光感受性素子によって
収集された電荷を列から受容する。

より特定的には本発明は、該マトリクスの読取回路、即
ち各周期の第２段階中に列からレジスタに電荷を転送す
る回路に係る。

２．１東１１ この種のマトリクスに伴う問題の１つは、読取回路でマ
トリクスの列からシフトレジスタに電荷を転送する間に
導入されるノイズの問題である。

ノイズは一般に熱に起因する。ノイズは、光感受性素子
に対する光照射によって発生したものでないある程度の
不要な電荷量が、光照射によって発生した電荷と同時に
転送されることによって生じる。

使用されるキャパシタンスが大きいほどノイズが大きい
、特にデバイスの行列構造を考慮すると、−列の光感受
性素子の総キャパシタンスは、語列に接続された個々の
光感受性素子のキャパシタンスの和である０例えば、ア
モルファスシリコンをベースとする２０００行の大フォ
ーマットのマトリクスの場合、各個の光感受性素子のキ
ャパシタンスは典型的には１ピコフアラツドであり、列
キャバシタンスは２０００ピコフアラツドであろう。

値Ｃのキャパシタンスが存在するときに導入されるサー
マルノイズＢｔｈは実質的に ８ｔｈ＝　（ｋＴｃ／Ｑ２）ｌ／” に等しい。

式中、ｋはボルツマン定数、Ｔは絶対温度及びｑは電子
の電荷である。

具体的には、キャパシタンスが１ピコフアラツドの場合
、列に転送される有効信号を妨害するノイズは４００電
子に等しい６列キャパシタンスが２０００ピコフアラツ
ドの場合、ノイズは１Ｂ、Ｇｏｏ電子である０弱い光照
射に対する数千電子に対応する信号を検出したい場合、
このようなノイズの値はあまりにも大きい。

列キャパシタンスから導入され列から出力シフトレジス
タに転送されるノイズを低減するために、列からシフト
レジスタに向かって定期的に電荷を除去するフィードバ
ック増幅器を列と転送ゲートとの間に挿入することが提
案されている。増幅器は負の利得−Ｇをもつ、従って、
余分に転送されるノイズ電荷に対応する列の正電位の変
動（ｆｌｕｅ−ｔｕａｔ、１ｏｎ）の結果として転送ゲ
ートに印加される電位の減少が生じる。これが注入電流
を減少させ、その結果として、転送される電荷が減少す
る。従って増幅器は、ノイズ電荷の注入を制限する補償
効果を導入する。この場合、キャパシタンスＣでなくキ
ャパシタンスＣ／Ｇの列に由来してゲート下方の転送が
行なわれたと考えてよい、従って、導入されたサーマル
ノイズはＧ１／２で除算された値である。

この方法でサーマルノイズ、従って低レベル光照射側で
得られる有効信号のダイナミックレンジの問題が有利に
解決される。

残念なから回路に付加された利得−〇の増幅器はそれ自
体が転送電荷にノイズを導入する。

光１ドλＩＬＩＬ 本発明は、マトリクスから出力シフトレジスタに電荷を
転送するときに導入されるノイズを減少させる新規な方
法を提供する。

本発明方法では、読取るべき電荷量を列から中電荷を毎
回複製し、入力列に初期電荷を毎回再生し、複製電荷を
利用して各回毎に転送された電荷の和に比例する電荷量
を設定し、最後に中間ゾーンに転送された電荷の和に比
例する電荷量を出力レジスタに転送する。

この方法によって、各転送中に導入されたノイズが互い
に相関関係を失う程度まで減少し、従って、ノイズが部
分的に相殺されることが理解されよう、この多重転送の
総ノイズは単一転送によって導入されるノイズに比較し
てＮ１／２で除算された値である。

本発明はまた、本発明方法を実施するために、マトリク
ス（またはより一般的には読取回路の入力導体）の列に
接続された読取回路を提供する。

本発明回路は、 一読取るべき電荷量を列から中間記憶ゾーンに転送する
手段と、 一中間記憶ゾーンに転送された電荷のレプリカたる電荷
量を発生する手段と、 一中間ゾーンに記憶された電荷を列に再転送する手段と
、 一列から中間ゾーンへの転送動作と転送電荷のレプリカ
電荷量の発生動作とを反復する手段と、−レプリカ電荷
の和である電荷を記憶する手段と、−レプリカ電荷の和
に比例する電荷を出力に転送する手段とを含む。

従って、読取るべき電荷量を一回の動作で列からレジス
タに転送する代わりに、該電荷量を中間ゾーンに転送し
ここで複製して記憶し列に再転送することが理解されよ
う、動作を反復し、第２の複製電荷を第１の複製電荷に
加算する。Ｎ回の転送終了後、複製電荷の和に含まれる
サーマルノイズは単一転送のノイズに対してＮ倍でなく
わずかＮ１７２倍である。あとは、複製電荷の和を出力
に転送するか、またはもつとよい場合には、複製電荷の
平均に相当する電荷を出力に転送するだけでよい、信号
対雑音比はＮｌ／２の比で改良される。

好ましくは、列から中間記憶ゾーンに電荷を転送する手
段は、列に接続されたダイオードと、ダイオードと中間
ゾーンとの間の通過ゲートと、中間記憶ゾーン上方の中
間記憶ゲートと、列に接続された入力と通過ゲートに接
続された入力とをもつ負の利得増幅器とを含む電荷注入
装置である。

増幅器を備えたこの種の注入装置において、電荷転送時
間は盟著に加速され、従って、連続Ｎ回の転送反復によ
って読取時間を過度に延長することなく方法を実行し得
る。

レプリカ電荷量を発生させる手段に関して説明すると、
該手段は好ましくは、第一に、ダイオードと通過ゲート
と補助記憶ゾーン上方の補助記憶ゲートとを含む第１注
入装置と同様の第２注入装置を含み、第二に、中間記憶
ゲートに接続された第１入力と補助記憶ゲートに接続さ
れた第２入力と第２注入装置の通過ゲートに接続された
出力とをもつ比較器を含み、最後に、比較器の２つの入
力に共通基準電圧を一時的に印加する手段を含む。

最後に、レプリカ電荷の相を記憶する手段は好ましくは
、原則として同電位に印加されるが遮断ゲートによって
分離されている２つの記憶ゲートを含む、遮断ゲートが
２つのゲートの電位よりも高い電位に印加されると２つ
のゲートが単一ゲートを形成する。ここで遮断ゲートは
低電位になり２つのゲートの各々は記憶電荷の一部分を
（ゲートの表面積の比で）記憶する。一方の部分は読取
デバイスの出力に印加され、例えば出力電荷転送レジス
タに放出される。この部分はレプリカ電荷の和の１７Ｎ
でもよい。

本発明の別の特徴及び利点は添付図面に示す非限定具体
例に基づく以下の詳細な記載より明らかにされるであろ
う。

ｌΔｌ 第１図は行転送光感受性マトリクスの全体構造を示す、
マトリクスは行Ｌｉと列Ｃｊとの行列１０から成り各行
と各列との交点に光怒受性検出素子Ｐｉｊが配置されて
いる。選択された行に行デコーダ１２によって印加され
た読取信号に応じて該行の各光感受性素子は、該素子と
接続した列導体に、所定積分期間中に受容した照射光線
束の積分に比例する電荷量を供給する。

列導体は、各列の電荷を受容し該電荷を出力シフトレジ
スタＲＤＳの各セルに印加する信号に変換すべく構成さ
れた読取回路ＣＬに接続されている。

出力列と同数のレジスタセルが存在し、デコーダ１２に
よって直前に選択された行列１０の行に種々の光感受性
素子の光照射を示す信号がこれらのセルに同時に充填さ
れる。

シフトレジスタＲＤＳの並列充填後に、レジスタは、連
続セルの内容をレジスタ出力に転送し、選択された行の
連続素子の光照射を示す信号を出力Ｓに供給する直列出
力シフトレジスタとして機能する。

本発明で考察する読取回路は、行列の列とレジスタとの
間に挿入された回路ＣＬである。

実際、レジスタＲＤＳは電荷転送レジスタであり、従っ
て、レジスタのセルに転送される信号は所定量の電荷か
ら成る。

第１図の概略図から明らかなごとく、読取回路ＣＬは、
行列１０に存在する列Ｃｊと同数の独立した等しい読取
回路ＣＬｊから成る。

これらの読取回路ＣＬｊの１つに基づいて本発明による
列とレジスタとの間の転送ノイズの低減方法を説明する
。

第２図は本発明のノイズ低減方法を実施し得る主要素子
の概略図である。

読取られるべき有効信号を表示する電荷量Ｑｓを受容す
る列Ｃｊは、ダイオードＤ１と、本文中で以後中間記憶
ゾーンと指称する半導体領域にダイオードＤ１から電荷
を通過せしめるように設計された通過ゲートａｐｔとか
ら成る電荷注入装置に接続されている。この中間記憶ゾ
ーンは、中間記憶ゲートとも指称されるゲートＧ１の下
方に配置されている。

中間記憶ゲートは、該ゲートがカバーする領域に電荷を
記憶せしむべく十分に正の電位に印加される。

通過ゲートＧｐ１は負の利得−Ｇをもつ増幅６八ＭＰＩ
の出力に接続されている。該増幅器の入力は読取列Ｃｊ
従ってダイオードＤ１に接続されている。

この電荷注入装置を介して電荷Ｑｓは比較的少ないサー
マルノイズを伴って中間記憶ゲートＧ１の下方に転送さ
れる。ノイズは増幅器ＡＮＰＩ自体で発生したノイズも
含む。

過度に強い光照射（飽和）の場合にゲートＧ１の下方に
記憶され得ない余剰電荷が除去され別の回路素子を妨害
しないように、十分に正の電位に印加されたドレイン領
域ＤＲがゲー）Ｇｌの近傍に設けられている。以下の記
載において、このドレイン領域ＤＲＩはまた、読取サイ
クルの終点でもはや不要になった記憶電荷を除去し得る
ことが理解されよう。

本発明によれば、読取回路の動作サイクルは、各々が本
質的に３つの段階を含むＮ個のステップに分割される。

第２図の矢印Ｆｌａは読取サイクルの第１ステツプの第
１段階中の電荷の通路を示す。

同じく第１ステツプの第２段階中は電荷Ｑｓのレプリカ
である電荷Ｑｓ車の生成及び記憶が行なわれる。中間記
憶ゲートＧ１の下方に電荷Ｑｓがもはや存在しないとき
でもこのレプリカ電荷０３本は残存している。

第２図の矢印Ｆｉｂはこの電荷Ｑｓ車の生成を示す。

電荷Ｑｓの「レプリカ（ｒｅｐｌｉｃａ）」電荷なる用
語は、電荷Ｑｓに等しいかまたは電荷Ｑｓに対して既知
の比をもつ電荷を意味する。好ましい具体例においては
レプリカ電荷は電荷Ｑｓに等しい０本文中では以後レプ
リカ電荷０３本の生成に関して「電荷Ｑｓの複製（ｄｕ
ｐｌｉｃａｔｉｏｎ）　Ｊなる用語を使用する。

増幅６八ＭＰ２を使用し後述する動作モードで電荷Ｑｓ
を複製する。

レプリカ電荷０３本を導電ゲートＭ１の下方の所謂「記
憶領域」に記憶する。

第２図のＦｌｃで示す第１ステツプの第３段階（再生段
階）では第１段階で逆方向に転送された電荷Ｑｓをダイ
オードＤ１及び列Ｃｊに返送する。この再生のために、
ゲートＧ１の電位を列Ｃｊの電位に対して極度にマイナ
スの値にする。

更に以下の記載より、第１段階の転送がある程度の無効
を含んでいるときでも（即ち初期電荷のある程度の割合
が転送されないときでも）、列に到着した電荷が確かに
出発電荷であることが理解されよう。

従って読取サイクルの第１ステツプが終了する。

第２ステツプは第１ステツプの諸段階の反復である。即
ち、列から中間記憶ゲートＧ１に転送する段階（矢印Ｆ
２ｍ）と転送電荷の複製段階（矢印Ｆ２ｂ）と電荷Ｑｓ
を列Ｃｊに再生する段階とを順次に含む。

しかしなからゲートＭ１下方の記憶領域において第１ス
テツプで形成されたレプリカ電荷に第２段階で形成され
た「レプリカ」電荷が加算される。換言すると、新しい
レプリカ電荷０３京はそれまでのレプリカ電荷を予め除
去することなくゲー）Ｍｌ下方の記憶領域に放出される
。

ステップ数Ｎが２以上のとき、各ステップ毎に転送、複
製及び再生の３段階奪反復することによってプロセスを
続行する。

Ｎ番目の最終ステップにおける唯一の違いは、再生段階
が削除され、該段階に代替して、もはや不要な電荷Ｑｓ
がドレインＤＲ１へと排出される段階が存在することで
ある。第２図の矢印ＦｎｃはドレインＤＲＩに対する電
荷排出段階を示す。

このときゲートＭ１下方の記憶領域は、実行直後のＮ回
の転送動作及び複製動作から得られたレプリカ電荷Ｑｓ
車の和が記憶されている。

この累積電荷は初期電荷ＱｓのＮ倍であるが、これに伴
う転送ノイズは単一転送のノイズのＮ倍でなくＮｌ／２
倍である。

Ｎの値が大きいほど記憶領域が大きい記憶容量を必要と
することに注目されたい。

Ｎの値が大きい場合、マトリクスの１行の読取サイクル
の終点で記憶される電荷量は出力レジスタに対する転送
可能量を大幅に超過する。スペース及び動作速度の観点
から該レジスタのセルは一般に、小さい容量をもつよう
に設計されているからである。

従って好才しくけ該電荷の（既知の）一部分だけを出力
レジスタＲＤＳに転送するようにゲートＭ１下方の記憶
領域に記憶される電荷を所定量で除算する。

１つの具体例においては、電荷を正確にＮで除算し本発
明の原理を使用しない読取回路と同じオーダの電荷を得
るように選択してもよい。

この場合、複製電荷ｑＳ＊の平均が出力レジスタに転送
される。

しかしなから、「レプリカ」電荷ｑｓ＊が初期電荷Ｑｓ
を既知の係数（この係数はＮでもよい）で除算した値を
示す場合には、終点でゲートＭ１下方の記憶電荷の除算
を必ずしも行なう必要がない。

第２図で矢印Ｆｎｄ及びＦｎｅは夫々、先行するｎステ
ップで記憶された電荷の一部分を出力レジスタに転送し
ゲートＭ１下方に記憶された電荷の残りをドレインＤＲ
２に排出する動作を示す、読取サイクルを再開する前に
零から再出発する必要があるからである。

前記のごとく本発明の動作原理の本質的特徴を説明した
。サイクルの諸段階は、構造の種々のゲートに各段階で
必要な電位を与える（図示しないン順次回路の制御下で
実行される。

特定具体例を説明する前に、第３図に関して説明する。

第３図は、電荷Ｑｓを列ＣｊからゲートＧｌ下方の中間
記憶ゾーンに転送し得る構造の断面図を示し、該断面図
の下方に構造の種々の半導体領域における電位プロフィ
ルを示す。

以下の記載においては常に、構造が実質的にｐ形の半導
体基板に形成されており、またゲート下方に電荷を転送
せしむべくゲートに印加される電位は基板に対して正の
電位であると想定する。基板の形及び電位の符号を反転
させてもよい、また、電位プロフィルにおいては、電荷
転送デバイスの分野で従来から使用されている慣例に従
って正電位の増加を下向きに示す。

第３図は、半導体基板２０に拡散したＮ影領域２２によ
って形成されたカソードをもつダイオードＤ１を示す、
カソードは、列Ｃｊ及び負の利得−Ｇをもつ増幅６八Ｍ
ＰＩの入力に接続されている。増幅器の出力は、カソー
ド領域２２に直ぐ隣接の基板領域２４上に張り出した通
過ゲートＧｐｌに接続されている。

好適具体例においては、ゲートＧｐｌの向こう側に補助
ゲートＰ１が設けられ、該補助ゲートは、ゲートｃｐｔ
下方の領域２４に存在する電位に対するゲートＣ１のフ
ィードバックを制限するために、通過ゲートＧｐｌの電
位と中間記憶ゲー）Ｃ１の電位との間の中間一定電位に
印加される。

ゲートＰ１の向こう側またはゲートＰ１が存在しないと
きはゲー）　ｃｐｔに直ぐ隣接して、基板の中間記憶領
域２６の上に張り出す中間記憶ゲートＧ１が配備されて
いる。

最後に、ゲートＧ１に隣接して排出ゲートＧｅが配備さ
れている。ゲートＧｅは通常は低電位であるが、各読取
サイクルの終点でゲー）Ｇｌの下方に記憶された電荷が
もはや不要になると該電荷をトレインＤＲＩに排出する
ようにゲートＣ１よりもはるかに高い電位に印加される
。ドレインＤＲＩは基板に拡散したｎ影領域であり、排
出時点ではゲートＧ１の電位を上回る正電位に印加され
る。

種々の半導体領域に対応する第３図の電位グラフは、 一第一に、読取サイクルの連続ステップの段階Ｆｌａ（
対応する段階Ｆ２ａ、　Ｆ３ａ等についても勿論同じ）
中にゲートＧ１下方の中間記憶領域２６にダイオードＤ
１から転送される電荷Ｑｓを示し、 一第二に、段階Ｆｌｃ（サイクルの別のステップの段階
Ｆ２ｃ　、Ｆ３ａ等についても同じ）中の中間記憶領域
２６からダイオードＤ１に再生される電荷を示す。

第３図によれば、ダイオードＤ１からの転送がある程度
の無効またはある４度のノイズを示すとき、即ち有効電
荷Ｑｓの一部分Ｑｂ（正または負）が段階Ｆｌａで転送
されないとき、該部分はダイオードに残存し、部分Ｑｓ
−Ｑｂが段階ＦｌｃでダイオードＤ１に再転送されると
きにダイオードで電荷Ｑｓが完全に再生される。領域２
６からダイオードＤ１への転送が無視できるノイズを伴
って行なわれほぼ１００％の効率を示すのでこの再生は
完全である。実際、ダイオードからゲート下方領域への
電荷転送は大きいノイズの影響を受けるがゲート下方の
領域からダイオードへの返送はノイズの影響を実質的に
受けないことに注目されたい。

従って本発明が効率的に動作する理由の１つは、種々の
転送中に発生するノイズ間に相関がないので、転送ノイ
ズＱｂが種々のステップにおける転送段階Ｆｌａ、Ｆ２
ａ、Ｆ３ａ等でランダムに変動するが電荷Ｑｓの再生は
毎回正確に行なわれるからである。

第４図は、中間記憶ゲー）Ｇｌ下方に記憶された電荷Ｑ
ｓを複製する機能を果たす構造の断面図と該構造の種々
の半導体領域に対応して複製動作中に存在する連続電位
プロフィルとを示す。

複製装置は主として、その下方に電荷Ｑｓ（及びこれに
伴う転送ノイズ）が記憶されるゲートＧ１に接続された
第１入力と、その下方にレプリカ電′荷Ｑｓ＊を発生せ
しめるゲートＧ２に接続された第２入力とをもつ比較６
八〇Ｐ２から成る。

レプリカ電荷０３本は、列Ｃｊに接続された電荷注入装
置と同様の電荷注入装置によって発生する。

この注入装置は、入力ダイオードＤ２（ダイオードＤ１
と同様）と通過ゲートＧｐ２（Ｇｐｌと同様）と、任゛
　　　意に補助ゲート（Ｐｉと同様）とをもつ。

構造の幾何学的寸法、ゲート絶縁膜の厚み及び半導体ド
ーピングの見地から、比敦器へＭＰ２つの入力に接続さ
れた素子の完全対称性を得るために、素子Ｄ２、Ｇｐ２
、Ｐ２及びＣ２のアセンブリは素子Ｄ１、ｃｐｔ、Ｐｌ
及びＧ１のアセンブリと厳密に等しくなければならない
。

また、Ｑｓに対して１以外の既知の比をもつレプリカ電
荷Ｑｓ車を得るために、ゲートＧ１とゲートＧ２との幾
何学的寸法を所与の比にしてもよい。

更に比較器の入力は、各々がＭＯＳ　）ランジスタのソ
ースに接続されている。即ち、第１入力はトランジスタ
Ｔ１、第２入力はトランジスタＴ２のソースに接続され
ている。該トランジスタはスイッチとして機能し、夫々
のドレインは基準電位Ｖｒｅｆに接続され、夫々のゲー
トは、電荷複製段階に対応する時間間隔中はトランジス
タを遮断し得る制御端子に接続されている。この時間間
隔の開始以前はトランジスタが導通している。

最後に、ゲートＧ２に隣接の通過ゲートＰ３は、ゲー）
に２下方の領域から第１図で言及したゲートＧ１下方の
領域までレプリカ電荷Ｑｓ車を転送し得る。

電荷Ｑｓは以下のごとく複製される。夫々の電位レベル
を破線（動作開始）、実線（ダイオード旧からゲートＣ
１に向かう転送段階Ｆ１ｍまたはＦ２ａ等）及び点線（
複製段階Ｆｉｂ、　Ｆｌｃ等）で示す。

１、動作開始（破線） ゲートＰ１は低レベルであり、このため電荷Ｑｓが列に
維持される。電位Ｖｒｅｆが比較器の２つの入力に印加
される。この比較器は第５図の特性曲線をもつように設
計されている、即ち２つの安定状態をもち、２つの入力
間の差電圧が零以下になると低電位Ｖｇｅｂを与え、入
力の差電圧が正になると高電位Ｖｇｅｈを与える。これ
らの２つの状態間の遷移はできるだけ急峻である。

動作開始のとき差電圧が零であり従って比較器の出力レ
ベルはＶｇｅｂである。更に、ダイオードＤ２のカソー
ドが高レベルＶｄ２ｈになる。従ってゲート６２下方に
電荷が注入されない。

２、Ｑｓの転送（実線） トランジスタＰ１及びＰ２は遮断され、ゲートＧ１及び
Ｇ２がフローティングになる。同時にゲートＰ１が高レ
ベルになり、従ってゲートＧ１下方にＱｓが転送され得
る。対称性によって好ましくは同時に等しい電位を相同
ゲートＧ１に印加する。電荷が該ゲートの下方に収集さ
れるに伴ってゲートＣ１の電位が低下する。比較器が極
めて迅速な状態変化を生じその出力が高レベルになる。

３、ＱＳ＊の発生（点線） 次にダイオードＤ２の電位が低レベルＶｓ２ｂになり、
従ってゲートＧ２の下方に電荷が注入され得る。この注
入に伴ってゲートＧ２の電位が低下する。Ｇ２の電位が
Ｇ１の電位に到達すると、再度比較器が状態変化を生じ
ダイオードＤ２からゲートＧ２へのそれ以上の電荷注入
を（ゲートＧｐ２を介して）完全に遮断する。

このときゲートＧ２下方に存在する電荷ＱＳ＊は前記の
対称性によってゲート６１下方の電荷Ｑｓと等しい。

第６図は本発明を実施し得る完全構造を平面図及び断面
図及び主要動作段階中の種々の半導体領域の電位プロフ
ィルと共に示す。

既に説明した素子、即ち列Ｃｊの出力の電荷注入装置及
び電荷複製装置に関しては再度説明しない。

これらの素子は先行の図と同し参照符号で示す。

ゲートＰ３の一方の側にゲートＧ２が存在する。他方の
側にゲートＭ１が存在する。ゲートＭ１は連続複製段階
Ｆｉｂ、　Ｆｅｂ等中にゲートＧ２の下方に発生した複
製電荷Ｑｓ車をその下方に記憶できるので記憶ゲートと
も指称される。

ゲートＭ１の向こう側に遮断ゲートＰ４が存在し、該ゲ
ートＰ４の向こう側に、常にゲートＨ１と同じ電位に印
加されるゲートＭ２が存在する。ゲートＭ２は遮断ゲー
トＰ４が金属膜ゲートＭ１及びＭｌよりも高い電位に維
持されている限り電荷記憶の機能を果たす、ゲートＣ２
からゲートＭ１に転送される電荷は実際には、ゲー）Ｍ
ｌとゲートＭ２との夫々の面積に比例して両ゲート間に
分配される。逆に、Ｎ番目のステップの終点で電荷記憶
が終了すると、遮断ゲートＰ４は低電位（第１図の段階
Ｆｎｄの動作開始直前）になり、ゲートＭ２下方に記憶
された電荷はゲート旧下方に記憶された電荷から分離さ
れる。記憶電荷の一部分はゲートＭ２下方に存在し、残
りはゲート旧下方に存在する。ゲートＭ２下方に記憶さ
れた部分は、例えば２つのゲートＭ１とＭｌとの下方に
収集された電荷合計のＮ分の１であり、該部分は段階Ｆ
ｎｄ中に開いた通過ゲー）Ｐ５を介して出力シフトレジ
スタＲＤＳに転送され得る。

最後に、構造は、金属膜ゲートＭ１の近傍に通過ゲー）
Ｐ６によってＭｌから分離されたドレインＤＲ２を含む
、該トレインについては第２図に関して説明した。この
通過ゲートは、最終段階Ｆｎｅ中は読取サイクルの終点
でゲート６１下方に残存する電荷を放出するために開い
ている。

以上の記載では電荷Ｑｓと共に所謂「付勢電荷」を出力
に転送する可能性については言及しなかった。

付勢電荷は、有効電荷Ｑｓが極めて小さい値のときにも
最小量の電荷の物理的転送を確保する機能をもつ。

これにより、各測定において付勢電荷が十分に一定な値
であるならば、弱い電荷の読取を容易に行なうことが可
能である。

付勢電荷を用いる読取方法は米国特許第４６１１２３４
号に記載されている。

付勢電荷を使用する場合、該電荷は有効電荷Ｑｓと同時
に複製される。付勢電荷は、ゲートＭ１及びＭ２の下方
に収集された電荷の和の中にＮ倍した値で検出されるか
またはゲートＭ２から回路の出力に転送された平均の中
に検出される。

出力レジスタ篩ＳがゲートＧ１及び列に直接結合してい
ないので、付勢電荷が該レジスタから列に向かって上流
方向に逆流しない、従って付勢電荷は出力レジスタから
は導入されない。

本発明においては、出力レジスタと同じ側でなく光感受
性マトリクスの他方側（即ち該マトリクスの列の他端）
に配置された補助レジスタから付勢電荷を導入すること
を提案する。

第７図に概略図で示す別の具体例においては、ゲートＣ
Ｉ（第１図）に隣接の放出ドレインＤＲＩを補助電荷転
送レジスタＲ＾の１つのセルによって代替する。該セル
は、トレインＤＲＩがゲートＧ１から分離されているの
と同様に転送ゲートによってゲー）Ｇｌから分離されて
いる。このレジスタは所望の付勢電荷に等しい電荷を常
に一端から他端に搬送している。この電荷ＱＯはレジス
タの一端に注入される。電荷ＱＯはレジスタからゲート
Ｇ１の下方に注入されＦｌｃ、　Ｆ１ａ等の各再生段階
でゲー）Ｇｌから列Ｃｊに注入される。

列の容量が極めて大きい場合には付勢電荷の振幅が過度
に大きくなる。許容範囲になるまで振幅を減少させるた
めに、中間転写部位で振幅減少を伴う連続入力を行なう
必要がある。このための方法はフランス特許第８６１７
５７１号に記載されている。

上記動作後にはじめて複製及び平均化の動作を行なう。

最後に留意すべきは、本発明の特に顕著な利点は電荷転
送がフランス特許第８３１４５４３号に記載のごとく面
積的にでなく体積的に行なわれることである。即ち、半
導体基板のドーピングは、基板内部の導電バンドが表面
でなく（表面近傍の）内部に最小値をもつように行なわ
れている。

【図面の簡単な説明】

第１図は行転送光感受性マトリクスの概略全体図、第２
゛図は本発明の読取回路の構造の原理を示す概略説明図
、第３図は読取るべき列から中間記憶ゲートに電荷を転
送し得る電荷注入装置を対応する電位プロフィルと共に
示す説明図、第４図はレプリカ電荷ＱＳ＊を発生し得る
電荷複製装置を対応する電位プロフィルと共に示す説明
図、第５図は第４図の複製装置の比較器の動作特性曲線
のグラフ、第６図は本発明の好適具体例の全体図、平面
図及び断面を対応する電位プロフィルと共に示す図、第
７図は弱い電荷の十分な読取を行なうために有用な付勢
電荷を読取電荷に付加した改良構造の説明図である。 １０・・・・・・行列、１２・・・・・・デコーダ、２
０・・・・・・半導体基板、２６・・・・・・中間記憶
領域。 歎ａ＜　　　）ムソンーセエスエフ 代理人弁理士　ＭＩ％　　　山　　　　武ピッ Ｕ−＼−〜ノ

Claims (9)

【特許請求の範囲】
1. （１）Ｎを２以上の整数としてＮ回反復される入力導体
   から中間記憶ゾーンに電荷を転送する動作と、先行する
   Ｎ回の転送動作中に転送された電荷の和に比例する電荷
   量を中間記憶ゾーンから出力に転送する動作とを含み、
   入力導体から中間記憶ゾーンに電荷量Ｑｓを転送する各
   動作の後に、電荷Ｑｓのレプリカたる電荷Ｑｓ＊を初期
   電荷に対して所定の比で形成する電荷複製動作と、電荷
   Ｑｓを入力導体に再生する動作とが順次実行されること
   を特徴とする入力導体に収集された電荷の読取方法。
2. （２）連続複製動作で形成されたレプリカ電荷を記憶す
   る記憶動作が各複製動作後に実行されることを特徴とす
   る請求項１に記載の読取方法。
3. （３）読取るべき電荷量Ｑｓを搬送する入力導体に接続
   された電荷読取回路であって、前記回路が、−読取るべ
   き電荷量を列から中間記憶ゾーンに転送する手段と、 −中間記憶ゾーンに転送された電荷のレプリカたる電荷
   量を発生する手段と、 −中間記憶ゾーンに記憶された電荷を入力導体に再転送
   する手段と、 −入力から中間記憶ゾーンへの転送動作と転送された電
   荷のレプリカたる電荷量の発生動作とを反復する手段と
   、 −レプリカ電荷の和である電荷を記憶する手段と、−レ
   プリカ電荷の和に比例する電荷を出力に転送する手段と
   を含むことを特徴とする電荷読取回路。
4. （４）入力導体から中間記憶ゾーンに電荷を転送する手
   段が、入力導体に接続されたダイオードと、ダイオード
   と中間記憶ゾーンとの間の通過ゲートと、中間記憶ゾー
   ン上方の中間記憶ゲートと、入力導体に接続された入力
   と通過ゲートに接続された出力とをもつ負の利得増幅器
   とを含む電荷注入装置であることを特徴とする請求項３
   に記載の読取回路。
5. （５）レプリカ電荷量を発生する手段が、第一に、ダイ
   オードと通過ゲートと補助記憶ゾーンの上方の補助記憶
   ゲートとを含む第１注入装置と同様の第２の注入装置を
   含み、第二に、中間記憶ゲートに接続された第１入力と
   補助記憶ゲートに接続された第２入力と第２注入装置の
   通過ゲートに接続された出力とをもつ比較器を含み、最
   後に、比較器の２つの入力に共通基準電圧を一時的に印
   加する手段を含むことを特徴とする請求項４に記載の読
   取回路。
6. （６）レプリカ電荷の和を記憶する手段が、同じ電位に
   印加される２つの記憶ゲートを含み、該ゲートは該２つ
   のゲートの電位を上回る電位に印加される通過ゲートに
   よって互いに分離されていることを特徴とする請求項３
   に記載の読取回路。
7. （７）レプリカ電荷の和に比例する電荷を出力に転送す
   る手段が、レプリカ電荷の和の記憶手段の２つの記憶ゲ
   ート間に配置された通過ゲートを制御して該通過ゲート
   の電位を顕著に低下させる手段と、次に該通過ゲートを
   包囲する２つのゲートの１つの電位を低下させる手段と
   を含むことを特徴とする請求項６に記載の読取回路。
8. （８）光感受性マトリクスの列導体に接続された入力を
   もつことを特徴とする請求項３に記載の読取回路。
9. （９）各々がマトリクスの各列に接続された請求項３か
   ら８のいずれか一項に記載の回路を複数個含むことを特
   徴とする行転送光感受性マトリクスの読取回路。