JPH01202624A - 計測制御装置の故障判定方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は原子炉制御保護系等における計測制御装置の
故障の有無を判定する計測制御装置の故障判定方法に関
するものである。

〔従来の技術〕

第１５図は例えば三菱電機技報Ｖｏ１．４９．４４ｓ１
９７５、Ｐ　３６１−Ｐ　３６５に示された従来の計測
制御装置の試験装置を示す回路構成図であり、図におい
て、１０１ａ〜１０１ｄは保護系チャンネルの検出器、
１０２は計器ラック、１０３ａ〜１０３ｄはバイステー
ブル、１０４は安全防護リレーラック、１０５８〜１０
５ｄはバイステーブルリレー、１０６ａ〜１０６ｄはテ
スト用スイッチ、１０７はリレーロジック回路、１０８
はテスト用表示灯、１０９は抵抗、１１０はｉスタリレ
ー、１１１はスレーブリレー、１１２ａ、１１２ｂはリ
レー用電源ライン、１１３は開閉装置、１１３ａは開閉
装置１１３０投入コイル、１１３ｂは投入コイル１１３
ａ用の電源である。

原子炉制御保護系の計測制御装置は、プラント運転中で
も定期的に機能の健全性を確認することを要求されて＾
る。このため、制御保護系の計測制御装置は冗長化され
、機能確認試験のため上記のような試験装置を内蔵して
いる。

次に動作について説明する。検出器１Ｏ−１ａ〜１０１
ｄからの信号は計器ラック１０２の各バイステーブル１
０３ａ〜１０３ｄでオン／オフ信号に変換される。パイ
ステープル１０３ａ〜１０３ｄの出力は安全防獲りレー
ラックの各パイステープルリレー１０５ａ〜１０５ｄを
駆動する。原子炉制御保護系などの安全保護系装置はフ
ェイルセーフとするため、パイステープルリレー１０５
ａ〜１０５ｄは正常時励磁としている。このためパイス
テープルリレー１０５ａ〜１０５ｄの接点および図には
記載していない補助リレーで、必要なリレーロジック回
路１０７を構成し、この出力でマスタリレー１１０を駆
動する。さらに、このマスタリレー１１０の接点１１０
ｂはさらにスレーブリレー１１１を駆動し、続いてこの
スレーブリレー１１１の補助接点１１１ａが開閉装置１
１゛３を駆動する。

次に機能確認試験方法を述べる。試験はテスト用スイッ
チ１０６ａ〜１０６ｄのいずれかを手動で押下し、これ
らに対応するパイステープルリレー１０５ａ〜１０５ｂ
を非励磁にして、ロジック条件が成立したことを、マス
タリレー１１０が励磁、すなわちテスト用ランプ１０８
が点灯することによって、また、テスト用スイッチ１０
６を復帰させたことを、マスタリレー１１０が非励磁、
すなわちテスト用ランプ１０８が消灯することによって
確認する。

例えば、リレーロジック回路１０７が２／４０シック回
路であれば、入力信号の組合せとしては１６通シがある
。基本的には、このすべての組合せを実施しないとリレ
ーロジック回路が健全であることは確認できない。

テスト用ランプ１０８は、リレーロジック回路１０７の
内部にも設置することも考えられるが、回路が複雑にな
るとともに設置スペースも問題となるため、リレーロジ
ック回路１０７の最終段に１個設けられている。

〔発明が解決しようとする課題〕

従来の計測制御装置の試験装置は以上のように構成され
ているので、この計測制御装置を構成する試験対象回路
が故障の場合、例えばパイステープルリレー１０５ａ〜
１０５ｄのうちどれが故障かを特定して表示できず、操
作員が不良が発生した入力条件、例えば検出器１０１ａ
〜１０１ｄの出力状態から推定したシ、実際に回路の各
部の電圧を測定したシする必要があるなどの問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、上記計測制御装置における試験対象回路への
模擬信号の印加によって、各試験対象回路ごとの故障の
有無を正確に判定できる計測制御装置の故障判定方法を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る計測制御装置の故障判定方法は、試験対
象回路に設定した模擬信号の入力点や中間点、出力点に
得られる各基準信号の組合せデータに対し、これらの各
入力点、中間点、出力点に得られる観測データが不一致
となる試験結果データにもとづいて、上記試験対象回路
の故障を判定するようにしたものである。

〔作　用〕

この発明における故障判定方法は、複数の試験対象回路
の信号の入力点、出力点ごとに得られた観測データを基
準テーブルのデータと比較して、各データが一致しなけ
れば、その特定の試験対象回路を故障と判定するように
動作する。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図に訃いて、１はソリッドステート式の安全保護シーケ
ンス盤、２は計測制御装置とし゛〔の半導体ロジック回
路（以下、ロジック回路という）、３はパワーインター
７エースカード、４は自動試験装置で、マイクロプロセ
ッサ、プロセス入出力部（以下、ＣＰＵ　、ＰＩＯとい
う）４ａ。

テストインタフェース（出力）４ｂおよびテストインタ
フェース（入力）４Ｃから構成される。５は開閉装置で
、投入コイル５ａと電源５ｂとから構成される。

半導体ロジック回路２はアンドゲート、オアゲ−）　、
　２／４等の多数決ロジックや、タイマ回路のモジュー
ルから構成され、図示されていない他装置からの入力信
号を受けて、ロジックの条件が成立した時、パワーイン
ターフェースカード３に開閉装置駆動信号を出力する。

パワーインター７エースカード３はインターボージング
ロジツク部３ａとパワー出力部３ｂとから構成され、イ
ンターボージングロジツク部３ａは、開閉装置５や他回
路とのインロックを処理し、パワー出力部３ｂはインタ
ーボージングロジツク信号を開閉装置５を駆動できるよ
うにパワー増幅する。自動試験装置４はテストインタフ
ェース（出力）４ｂを通して、半導体ロジック回路２の
入力に模擬入力信号ＳＳを注入し、テストインタフェー
ス（入力）４Ｃを通して、半導体ロジック回路２内の中
間点および出力点の観測データを読み込む。

安全保護シーケンス盤１では、他装置からの入力信号は
、接点信号又はオープンコレクタ信号が原則となってお
シ、正常運転中、すなわち安全保護動作が要求されない
状態では、入力信号は通常オフとなっている。

テストインタフェース４ｂ　、４ｃは安全保護系回路で
ある半導体ロジック回路２およびパワーインタフェース
カード３とＣＰＵ、ＰＩＯ４ａとを分離する機能を有す
ると共に、ディジタル入力点。

ディジタル出力点の数を削減する機能も有する。

試験対象回路範囲を小さく（分割を細かくし、試験回路
数を増加する）し、信号のフィードバック点を多くすれ
ば、故障しているハードウェアの特定は容易になるが、
テストインタフェースカードやＰＩＯカードが増加し、
試験用データも増加するため、両者のトレードオフを考
えて、試験対象回路の分割や中間信号点を決める必要が
ある。

第２図は第１図の半導体ロジック回路２の１例を示した
もので６９、これが試験対象回路としてのロジック構成
要素Ｐ　１．Ｐ２．Ｐ３．Ｐ４からなシ、アンドゲート
、オアゲート、ノットゲート。

多数決ロジックおよびタイマ等の各回路をロジックモジ
ュールとして構成したものである。ＴＰ１〜ＴＰ９は前
記ロジックモジュールの入出カラインに接続したテスト
ポイントである。第２図の半導体ロジック回路２の全体
を被試験対象としたとき、テストポイントＴＰ１〜ＴＰ
４が模擬信号注入点となり、テストポイントＴＰ５〜Ｔ
Ｐｇが中間および出力信号の観測点となる。

第３図は第２図の半導体ロジック回路２にこの発明を適
用する場合に用いられるテーブル構成を示す。第３図（
ａ）はこのテーブルのうちの入出力情報テーブルで、ロ
ジック構成要素ｐ１　、ｐ２　、Ｐ３、Ｐ４の各テスト
ポイントＴＰ１〜ＴＰ８と対応のハードウェアをセット
にしたテーブルである。

例えばロジック構成要素Ｐ１の入力点はテストポイント
ＴＰ１　、ＴＰ２の２点でアシ、出力点はテストポイン
トＴＰ５の１点であるから、レコード１とレコード２の
テーブルが作成できる。レコード３，４はロジック構成
要素Ｐ２の入出力をセットにしたテーブルであり、レコ
ード５はロジック構成要素Ｐ４のテストポイントＴＰ８
とテストポイントＴＰ８をセットにしたテーブルである
。

以下、同様の考え方に従って、レコード６、レコード７
が作成される。

第３図（ｂ）は試験結果テーブルで、各入力点、中間点
および出力点の良／不良結果を格納する。模擬信号注入
点は正常（模擬入力は正しい）であることが前提である
から、第２図のロジック回路では、テストポイントＴＰ
１〜ＴＰ４のデータは常に正常を示す１０″を格納する
。中間、出力点であるテストポイン）ＴＰ５〜ＴＰｇに
は、判定結果を示すテーブルに入力信号条件から判定し
た結果（良又は不良）を格納する。

第３図（Ｃ）は故障判定結果テーブルで、ロジックモジ
ュールとしての各ロジック構成要素（回路）Ｐ１〜Ｐ４
が正常か異常又は不定（正常又は異常の判定ができない
）かの判定結果を格納する。

第３図（ｄ）は第３図（ａＪの入出力情報テーブルの各
レコードの入出力データに対応する試験結果テーブルの
試験結果から、対応するロジック構成要素Ｐ１〜Ｐ４が
正常か異常か又は不定かを判断する時に使用するワーキ
ングテーブルである。

また、第４図（ａ）は判定ロジックテーブルで、入力お
よび出力データが正常か又は異常かによυ、対応するロ
ジック構成要素Ｐ１〜Ｐ４が正常か異常か又は不定かを
判定するためのテーブルである。

第４図（ｂ）はロジック構成要素Ｐ１〜Ｐ４の１つに対
して、２回以上判定が行われ、その結果が異なった場合
の優先順位を示すテーブルである。不定が１番優先順位
が高く、次が異常、最も低いのが正常である。

第５図は第３図（ａ）　、　（ｂ）　、　（Ｃ）　Ｏ各
テーブルと第４図（ａ）の判定ロジックおよび第４図（
ｂ）の優先順位の各テーブルを使用して、各ロジック構
成要素Ｐ１〜Ｐ４の故障判定を行なう処理フローを示し
ている。第３図（ａ）に示す入出力情報テーブルの各レ
コード単位で、第３図（ｂ）　Ｋ示す試験結果テーブル
のデータをもとに、対応ロジックモジュールの故障判定
を第４図（ａ）の判定ロジックに従って行い、第３図（
Ｃ）　Ｋ示す故障判定結果テーブルにセットする。

故障判定結果テーブルに判定結果をセットする時は、前
の結果データと優先順位の比較を行い、第４図（ｂ）の
テーブルに従って優先順位の高いデータをセットする。

すなわち、第５図によれば、まず、レコードエをレコー
ド１にセットしくステップ８Ｔ１）、そのレコードＩが
Ｎ＋ｌ（Ｎは入出力情報テーブルのレコード数）より小
か否かを判定しくステップ８Ｔ２）、Ｉ＝Ｎ＋ｌかＩ）
Ｎ−）−１の場合には処理を終了する。工がＮ＋１よ勺
小の場合には、入出力情報テーブルのレコードＩの入力
、出力点に対応するデータを、試験結果テーブルからサ
ーチし、ワーキングテーブルにセットする（ステップ８
Ｔ３）。次に、入力データ、出力データから判定ロジッ
クに従って判定し、判定結果をワーキングテーブルにセ
ットする（ステップ８Ｔ４）。さらに、故障判定結果テ
ーブルのロジック構成要素の故障判定データと前処理で
ワーキングテーブルにセットした判定結果データを比較
し、優先順位に従って故障判定結果テーブルにデータを
セットする（ステップ５Ｔ５）。次に、レコードエを１
つ進めて（Ｉ＝Ｉ＋１　）、ステップＳＴ２以下の処理
を実行しくステップ５Ｔ１５　）、これを順次ノコ−ド
ア″！で実行する。

第６図は第２図のロジック回路２のロジック構成要素Ｐ
１〜Ｐ４に具体的ロジックを適用したものである。第６
図（ａ）はそのロジック回路であシ、ロジック構成要素
Ｐ１はアンドゲート、ロジック構成要素Ｐ２はオアゲー
ト、ロジック構成要素Ｐ３はノットゲート、ロジック構
成要素Ｐ４はアンドゲートである。模擬信号の印加点で
あるテストポイントＴＰ１〜ＴＰ４およびロジックが正
常かどうかを判定する中間および出力信号のチエツク点
としてのテストポイン）ＴＰ５〜ＴＰ３は、第２図と同
じである。第６図（ｂ）はこのロジック回路の健全性を
試験するための模擬入力信号の入力条件と中間、出力点
信号の真理値を示した表である。

各ステップ毎にテストポイン）ＴＰ１〜ＴＰ４に第６図
（ｂ）で示した条件（オン／オフ）の信号を印加して、
テストポイントＴＰ５〜ＴＰｇの各中間。

出力点の観測データがすべてのステップＳＴｉ〜ＳＴ５
において真理値と一致していれば、第６図（ａ）のロジ
ック回路は正常である。

第７図は、第６図のロジック回路において、ノットゲー
）Ｐ３が故障（ここでは出力が常に１の故障を想定）し
た場合の回路各部の観測値を示し、これが上記ロジック
回路２に第６図の（ｂ）の模擬入力信号を印加した時、
テストポイントＴＰ５〜ＴＰ８で観測される中間、出力
点信号状態を示している。ノットゲートＰ３が故障で常
に１となっている場合は、ステップＳＴ１〜ＳＴ４は正
常であり、ステップＳＴ５のテストポイントＴＰ３で第
６図の真理値表と異なる点が出てくる。通常の試験方法
であれば、ステップＳＴ５で真理値表と不一致が発生す
れば、ロジック回路は故障と判定しく故障のロジック構
成要素Ｐ１〜Ｐ４を特定して）次のロジック回路の試験
へ進む。もし、途中のステップで不一致が発生しても、
すべてステップを実施するとすれば、第７図のステップ
８Ｔｉ〜ステツプ５Ｔ１６の各中間および出力点信号が
観測される。

第８図は第７図のステップ８Ｔ５で不一致が発見されて
、第６図（ａ）のロジック回路に対する試験を中止して
、故障ロジック構成要素を特定する場合を説明するもの
である。第８図（ａ）は第７図のステップＳＴ５の試験
結果を示す試験結果テーブルである。テストポイントＴ
Ｐ１〜ＴＰ４は模擬入力信号印加点であるから、自動的
に正常となる。

中間および出力点信号に対応するテストポイントＴＰ５
〜ＴＰｇの内テストポイン）ＴＰ７は異常であるが、他
は正常である。

第８図（ａ）の試験結果テーブルのデータを使用して、
第３図〜第４図で説明した第５図の処理をレコードＩを
Ｊ＝ｌ〜Ｉ＝７迄実行した時の各ロジック構成要素Ｐ１
〜Ｐ４の判定結果を示したものが、第８図（ｂ）のＩ＝
１〜７に対応する部分である。

この第８図（ｂ）に得られた最終結果が、第３図（Ｃ）
の故障判定結果テーブルに格納されるデータである。

例えば、第７図の場合は、ロジック構成要素Ｐ３が故障
、ロジック構成要素Ｐ４が不定と判定され、この場合は
ロジック構成要素Ｐ３を正常なものと交換して再度試験
を実施すれば、中間、出力点信号ＴＰ５〜ＴＰｇはナベ
てのステップで第６図（ｂ）の真理値表と一致して、ロ
ジック回路は正常と判定される。

通常、故障は単一故障であり、２重故障が発生する確率
は非常に小さいため、無視できる。また、万一発生した
としても、故障と判定されたロジック構成要素Ｐ１〜Ｐ
４のいずれかを正常なものに交換して再度試験すれば、
発見できるため実用上問題とならない。

第１０図は出力信号が入力側にフィードバックされてい
るロジック回路２人を示し、Ｐｌｌ　、Ｐ１２はロジッ
ク構成要素、ＴＰＩＱ〜ＴＰ１２は模擬入力信号印加用
のテストポイント、ＴＰｉ３゜ＴＰ１４は中間および出
力信号のテストポイントである。

第１１図はロジック構成要素Ｐ１１．Ｐ１２に具体的ロ
ジックを適用したロジック回路と、模擬入力信号組合せ
および出力の真理値表を示す。第１１図（ａ）において
、ロジック構成要素Ｐ１１はリセット几優先のセット／
リセット回路で、２つのセット端子５ＥＴ１．５ＥＴ２
があシ、その詳細を第１１図（Ｃ）　Ｋ示す。また、こ
のロジック回路を試験するだめの模擬入力信号の組合せ
と中間、出力信号の真理値表を第１１図（ｂ）に示す。

第１２図は第１１図（ａ）のロジック回路において、ロ
ジック構成要素Ｐ１２が故障（出力が１に固着）した場
合の観測値を示し、中間、出力信号の欄の符号ビが、第
１１図（ｂ）の真理値と異なっている。

第１３図は、第１２図の故障ロジックの試験結果をもと
に、処理を実行した結果を示すものである。第１３図（
ａ）は、ロジック回路の入出力情報テーブルであり、第
１２図のステップＳＴ１で真理値表との不一致が発生す
るため、試験結果テーブルは、第１３図（ｂ）に示すよ
うになる。

第５図の処理フローをＩ＝ｌ〜Ｉ＝４迄実行した時の各
ロジックモジュールの判定結果が、第１３図（Ｃ）のレ
コードＩ＝１〜４に対応する部分であシ、このときの最
終結果が第１４図（Ｃ）に示す故障判定結果テーブルに
格納されるデータである。

フィードバック信号があるロジック回路の場合は、実際
には正常なロジック構成要素Ｐ１１．Ｐ１２のいずれか
が異常と判定され、故障している他のロジック構成要素
は不定と判定される場合がある。

この現象は、下流側のロジック構成要素Ｐ１２が故障し
て、この出力信号が上流側のロジック構成要素Ｐ１１に
フィードバックされている場合に発生する。フィードバ
ック信号がある場合、故障しているロジック構成要素の
位置によって正常なロジック構成要素が異常と判定され
ることがあるが、故障しているロジック構成要素を正常
と判定することはない。この場合には、異常と判定され
たロジック構成要素を正常であることを確認されている
ものと交換して、再試験を実施する。この結果、試験結
果に変化がなければ、不定と判定されたロジック構成要
素を交換して再試験を実施する。

正常なロジック構成要素が異常と判定され、故障してい
るロジック構成要素が不定と判定されるのは、第１Ｏ図
のようなフィードバック信号がある回路であるから、あ
らかじめこの可能性があることを認識しておけば、操作
上問題となることはない。すなわち、不良と判定された
ロジック構成要素をまず正常なものと交換し、フィード
バック信号のあるロジック回路の場合は、再試験後の結
果が変わらなければ、不定と判定されたロジック構成要
素を交換して、再試験を実施していけば良いＯ 第１４図は第２図に対する故障判定処理を簡略化する場
合のテーブル構成を示している。模擬入力信号は常に正
常を前提としているから、第３図（ａ）における入出力
情報テーブルのレコード１と２、レコード３と４の判定
結果は同じであるから、片方だけで代表させることがで
きる。これは第３図（ｂ）の試験結果テーブルに対して
も同様である。

なお、上記実施例ではロジック回路を試験対象回路とし
た場合について説明したが、これはアナログ回路を試験
対象回路としてもよく、上記実施例と同様の効果を奏す
る。

〔発明の効果〕

以上のように、この発明によれば、被試験回路を構成す
る各試験対象回路における人、出力信号を基準データの
組合せに分解した真理値との不一致が発生した試験デー
タにもとづき、各試験対象回路の正常、不良、不定を判
定するようにしたので、上記試験対象回路が複雑になっ
ても、同一処理の繰返しで、故障した試験対象回路を正
確に特定できるものが得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による計測制御装置の故障
判定方法を実施する自動試験装置を示す回路構成図、第
２図はこの発明における半導体ロジック回路のブロック
図、第３図および第４図はこの発明の実施例のソフトウ
ェア処理を説明するテーブル、第５図は同じくソフトウ
ェア処理を示すフローチャート、第６図は具体的なロジ
ック回路例における処理を説明する真理値表を示す図、
第７図は処理結果の実測データおよび処理結果を示す表
を示す図、第８図および第９図は試験方法を変えた　　
、場合の処理結果を示すテーブルおよび表を示す図、第
１０図は本発明における他のロジック回路のブロック図
、第１１図はこの他のロジック回路におけるソフトウェ
ア処理の実施例を説明する真理値表を示す図、第１２図
は同じく実測データ、第１３図は同じく処理結果を示す
表を示す図、第１４図はこの発明を第３図のロジック回
路に適用する場合の簡略化したテーブルを示す図、第１
５図は従来の試験回路を内蔵した計測制御装置の回路構
成図である。 ２は計測制御装置（ロジック回路）、Ｐｌ、Ｐ２　、Ｐ
３　、Ｐ４は試験対象回路（ロジック構成要素）。 なお、図中、同一符号は同一、又は相当部分を示す。 特許出願人　　三菱電機株式会社 （ａ） 第６図 （ｂ） ０：０ＦＦ １：ＯＮ 第７図 第１０図 第１１図 第１１図 （ｂ） 第１２図 第１４図

Claims (1)

【特許請求の範囲】
1. 複数の試験対象から構成される計測制御装置に対し模擬
   信号を入力し、この入力した模擬信号に対する出力信号
   の状態を判定することにより、上記試験対象回路の健全
   性を判定する計測制御装置の故障判定方法において、上
   記試験対象回路に上記模擬信号の入力点、中間点、出力
   点に得られる基準信号の組合せデータを設定し、この組
   合せデータに対し上記各入力点、中間点、出力点に得ら
   れる観測データが不一致となる試験結果データにもとづ
   き、上記各試験対象回路の故障を判定することを特徴と
   する計測制御装置の故障判定方法。