JPH01196159A - Inspection apparatus of composite integrated circuit - Google Patents
Inspection apparatus of composite integrated circuitInfo
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- JPH01196159A JPH01196159A JP63021620A JP2162088A JPH01196159A JP H01196159 A JPH01196159 A JP H01196159A JP 63021620 A JP63021620 A JP 63021620A JP 2162088 A JP2162088 A JP 2162088A JP H01196159 A JPH01196159 A JP H01196159A
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Abstract
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、複合集積回路の検査装置に関する。[Detailed description of the invention] (Industrial application field) The present invention relates to a testing device for complex integrated circuits.
（従来の技術）
近時、集積回路チップの製造技術の向上により、集積回
路の集積能力は飛躍的に向上し、最近ではＣＯＢ （Ｃ
ｈｉｐ Ｏｎ Ｂｏａｒｄ）等にアセンブリして構成し
ていた複数個の集積回路を１チップに集積した複合集積
回路が作られるようになってきた。(Prior art) Recently, with the improvement of integrated circuit chip manufacturing technology, the integration capacity of integrated circuits has improved dramatically, and recently COB (C
Composite integrated circuits have come to be manufactured by integrating a plurality of integrated circuits, which were previously assembled into a single chip (hip-on-board), into a single chip.
しかるに、かかる複合集積回路は、回路の構成が非常に
大きな規模となり、システムオンチップの構成となって
、全体を完全に１つに集積回路として検査することは不
可能である。However, such a composite integrated circuit has a very large scale circuit configuration, and has a system-on-chip configuration, making it impossible to test the entire circuit as a complete integrated circuit.
このため、従来、複合集積回路を検査する場合には、各
々の機能の回路ブロック毎に分割し、擬像的に複合化す
る前の単体集積回路の如く検査している。For this reason, conventionally, when inspecting a composite integrated circuit, it is divided into circuit blocks of each function and inspected as if it were a single integrated circuit before being virtually composited.
（発明が解決しようとする課題）
しかしながら、上記した従来の検査方法では、各機能ブ
ロック間のインターフェース部分の回路の検査が非常に
困難であった。すなわち、各機能ブロックが複雑なラン
ダムロジックで構成されている場合、インターフェース
部分の動作を検査するためには、各々の機能ブロックを
統合した複合集積回路全体としての実使用モードでの検
査をする外なく、複合集積回路のシステム全体として理
解せねばならず、テストパターンの作成が非常に困難で
あった。(Problems to be Solved by the Invention) However, with the conventional testing method described above, it is extremely difficult to test the circuits at the interfaces between the functional blocks. In other words, when each functional block is composed of complex random logic, in order to test the operation of the interface part, it is necessary to test the entire complex integrated circuit that integrates each functional block in actual use mode. However, it is necessary to understand the complex integrated circuit as a whole system, making it extremely difficult to create test patterns.
（課題を解決するための手段）
本発明の複合集積回路の検査装置は、複数の機能ブロッ
クと、これら機能ブロック間に介在するインターフェー
ス部分とが１チップに集積された複合集積回路において
、該複合集積回路の検査モード時に前記インターフェー
ス部分からのデータの書込み及び読出しを行うとともに
実使用モード時にフリーとなされる検査用ラッチ回路が
、前記機能ブロックと前記インターフェース部分との間
に介挿されたものである。(Means for Solving the Problems) A test device for a complex integrated circuit according to the present invention is applicable to a complex integrated circuit in which a plurality of functional blocks and an interface portion interposed between these functional blocks are integrated into one chip. A test latch circuit is inserted between the functional block and the interface part, and the testing latch circuit writes and reads data from the interface part when the integrated circuit is in a test mode, and is free in the actual use mode. be.
（作用）
検査すべきインターフェース部分に接続される機能ブロ
ックの直前に、検査用ラッチ回路が挿入されているので
、複合集積回路の検査モード時にこの検査用ラッチ回路
を擬似的に当該機能ブロックと仮想し、前記インターフ
ェース部分よりデータの書込み及び読出しを行う。これ
により、インターフェース部分の機能動作検査のみを他
の状態と分離して行う。(Function) Since the testing latch circuit is inserted just before the functional block connected to the interface part to be tested, this testing latch circuit is virtually connected to the relevant functional block during the test mode of the complex integrated circuit. Then, data is written and read from the interface section. Thereby, only the functional operation test of the interface part is performed separately from other states.
（実施例） 以下、本発明の一実施例を図面を参照して説明する。(Example) Hereinafter, one embodiment of the present invention will be described with reference to the drawings.
第１図は本発明に係る′検査用ラッチ回路１をインター
フェース部分２と機能ブロック８間に介在して設けた場
合を示すブロック図、第２図は複合集積回路のデバイス
の構成例を示すブロック図である。FIG. 1 is a block diagram showing a case where a test latch circuit 1 according to the present invention is interposed between an interface part 2 and a functional block 8, and FIG. 2 is a block diagram showing an example of the structure of a device of a composite integrated circuit. It is a diagram.
第１図において、共通バス３は機能ブロックＡから前記
インターフェース部分２を介して検査用ラッチ回路１に
接続され、この検査用ラッチ回路ｌが機能ブロックＢに
接続されている。インターフェース部分２は、例えばス
タンダードセル、ゲートアレイ等で構成されている。In FIG. 1, a common bus 3 is connected from a functional block A to a testing latch circuit 1 via the interface section 2, and this testing latch circuit 1 is connected to a functional block B. The interface portion 2 is composed of, for example, standard cells, gate arrays, and the like.
この検査用ラッチ回路１は、共通バス３からデータを書
込み及び読出すためのレジスタ群によって構成され、検
査モードの時にはラッチ回路として機能し、実使用モー
ドの時にはフリーとなされる。The test latch circuit 1 is constituted by a group of registers for writing and reading data from the common bus 3, functions as a latch circuit in the test mode, and is free in the actual use mode.
第２図に示す複合集積回路のデバイス４のブロック図で
は、前記インターフェース部分２の具体的な配置を例示
している。すなわち、第２図では４つの機能ブロックＣ
−Ｆがそれぞれ共通バス３で接続され、本例では、例え
ば機能ブロックＣはＣＰＵであり、機能ブロックＤはＤ
ＭＡＣである。The block diagram of the composite integrated circuit device 4 shown in FIG. 2 illustrates a specific arrangement of the interface section 2. As shown in FIG. That is, in Fig. 2, four functional blocks C
-F are connected by a common bus 3, and in this example, for example, the functional block C is the CPU, and the functional block D is the D
It is MAC.
しかして、インターフェース部分２の検査を行うために
は、検査用ラッチ回路１をラッチ機能として擬似的に機
能ブロックＢと仮想してデータの書込み、読出しを行い
、この結果によってインターフェース部分２の動作検査
が行われる。一方、実使用モードの時には、この検査用
ラッチ回路１をフリー状態にする。Therefore, in order to test the interface part 2, data is written and read by using the test latch circuit 1 as a latch function as a pseudo functional block B, and based on the results, the operation of the interface part 2 is tested. will be held. On the other hand, in the actual use mode, the test latch circuit 1 is set in a free state.
（発明の効果）
以上述べたように、本発明によれば、各機能ブロックの
状態を考慮せずにインターフェース部分の検査を行うこ
とができる。このため、インターフェース部分のテスト
パターン作成に要する時間が大幅に短縮され、検査に要
する時間そのも９も大幅に短縮することができ、ひいて
は、検査の品質を向上することもできる。(Effects of the Invention) As described above, according to the present invention, the interface portion can be inspected without considering the status of each functional block. Therefore, the time required to create a test pattern for the interface portion can be significantly reduced, the time required for inspection itself can also be significantly reduced, and the quality of inspection can also be improved.
第１図は本発明に係る検査装置の構成を示すブロック図
、第２図は複合集積回路を機能的に区分した状態を示す
ブロック図である。
１・・・検査用ラッチ回路
２・・・インターフェース部分
３・・・共通バス
４・・・デバイス
Ａ−Ｆ・・・機能ブロックFIG. 1 is a block diagram showing the configuration of an inspection apparatus according to the present invention, and FIG. 2 is a block diagram showing a functionally divided state of a composite integrated circuit. 1... Inspection latch circuit 2... Interface part 3... Common bus 4... Device A-F... Functional block
Claims (1)
在するインターフェース部分とが１チップに集積された
複合集積回路において、該複合集積回路の検査モード時
に前記イン ターフェース部分からのデータの書込み及び読出しを行
うとともに実使用モード時にフリーとなされる検査用ラ
ッチ回路が、前記機能ブロックと前記インターフェース
部分との間に介挿されたことを特徴とする複合集積回路
の検査装置。[Scope of Claims] 1) In a composite integrated circuit in which a plurality of functional blocks and an interface part intervening between these functional blocks are integrated on one chip, data from the interface part in the test mode of the composite integrated circuit. A testing device for a complex integrated circuit, characterized in that a testing latch circuit that writes and reads data and is free in an actual use mode is inserted between the functional block and the interface section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021620A JPH0714033B2 (en) | 1988-02-01 | 1988-02-01 | Complex integrated circuit inspection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63021620A JPH0714033B2 (en) | 1988-02-01 | 1988-02-01 | Complex integrated circuit inspection device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01196159A true JPH01196159A (en) | 1989-08-07 |
| JPH0714033B2 JPH0714033B2 (en) | 1995-02-15 |
Family
ID=12060101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63021620A Expired - Lifetime JPH0714033B2 (en) | 1988-02-01 | 1988-02-01 | Complex integrated circuit inspection device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714033B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220942A (en) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | Testing method for integrated circuit |
-
1988
- 1988-02-01 JP JP63021620A patent/JPH0714033B2/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60220942A (en) * | 1984-04-17 | 1985-11-05 | Mitsubishi Electric Corp | Testing method for integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6636995B1 (en) | 2000-07-13 | 2003-10-21 | International Business Machines Corporation | Method of automatic latch insertion for testing application specific integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0714033B2 (en) | 1995-02-15 |
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