JPH01194606A - Mosfet driving circuit - Google Patents

Mosfet driving circuit

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JPH01194606A
JPH01194606A JP1704388A JP1704388A JPH01194606A JP H01194606 A JPH01194606 A JP H01194606A JP 1704388 A JP1704388 A JP 1704388A JP 1704388 A JP1704388 A JP 1704388A JP H01194606 A JPH01194606 A JP H01194606A
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JP
Japan
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transistor
mosfet
transistors
voltage
turned
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JP1704388A
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Japanese (ja)
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Isamu Kagaya
加賀谷 勇
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Hitachi Ltd
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Hitachi Ltd
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Abstract

PURPOSE:To expand a control range, to enhance a response speed, and to prevent a used transistor from being damaged by providing a transistor circuit on a secondary side of a transformer, discharging the charge of a gate electrode with a flyback voltage, further, providing two transistors on a primary side, connecting them in a push-pull type, and alternately conducting them. CONSTITUTION:When control pulses A and B are, for example, both in a low level, transistors 3 and 4 are turned off. The flyback pulse voltage is generated on a secondary coil side of a pulse transformer 16, from this, the base side of a transistor 2 becomes positive compared with an emitter side, and the transistor 2 is turned on. In addition, the charge in the gate of a MOSFET is discharged through the collector/emitter of the transistor 2, and the MOSFET is turned off. At such a time, since the maximum percentage for one cycle at the ON-time of the transistors 3 and 4 is 50%, the voltage impressed to the transistors 3 and 4 is at most the double value of a supply voltage, and the transistor with a low proof pressure can be sufficient.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、各種装置の電源用として、スイッチングレギ
ュレータ、PWM (パルスコードモジュレーション)
方式での正弦波発生インバータ等に使用されるパワーM
O3・・FETのドライブ回路に係り、特に、制御範囲
の良好なMOSFETのドライブ回路に関するものであ
る。
[Detailed Description of the Invention] [Industrial Application Field] The present invention is applicable to switching regulators, PWM (pulse code modulation), etc. as power sources for various devices.
Power M used for sine wave generation inverter etc.
O3... This relates to an FET drive circuit, and particularly relates to a MOSFET drive circuit with a good control range.

〔従来の技術〕[Conventional technology]

MOS F ETのドライブ回路として、(11公表さ
れたものに、「日立パワーMOSFETデータブック」
 (図6−23)に示されるものがあり、又、(2)特
開昭59−104830号公報に開示されるものがある
As a drive circuit for MOS FET, (11) "Hitachi Power MOSFET Data Book"
There is one shown in FIG. 6-23, and (2) there is one disclosed in Japanese Patent Application Laid-Open No. 104830/1983.

上記従来の回路を第3図ないし第5図に示す。The conventional circuits mentioned above are shown in FIGS. 3 to 5.

第3図は上記(1)の公表された文献による回路である
。同図で、■はMOSFET、2〜4はトランジスタ、
8〜13は抵抗、16はパルストランス、17.18は
ダイオード、19はコンデンサである。
FIG. 3 is a circuit according to the published document (1) above. In the same figure, ■ is a MOSFET, 2 to 4 are transistors,
8 to 13 are resistors, 16 is a pulse transformer, 17.18 is a diode, and 19 is a capacitor.

第3図において、制御パルス入力をローレベルとすると
トランジスタ4はオフ、トランジスタ3はオンとなり、
パルストランス16を通してMOSFETIのゲートC
にプラス電圧を供給してM03FETIはオンとなる。
In FIG. 3, when the control pulse input is set to low level, transistor 4 is turned off and transistor 3 is turned on.
MOSFETI gate C through pulse transformer 16
By supplying a positive voltage to M03FETI, M03FETI is turned on.

一方、制御パルス入力をハイレベルとすれば、トランジ
スタ4はオン、トランジスタ3はオフとなり、トランス
16への給電はストップされるため、トランス巻線には
逆起電力が出力される(いわゆるフライバック電圧が発
生する)。従って、トランジスタ2のベースは正となり
、トランジスタ2はオンとなる。これによりMOSFE
Tのゲートに充電されている電荷(MOSFETのゲー
トは容量性である)を放電し、MOS F ETはオフ
となる。
On the other hand, when the control pulse input is set to a high level, transistor 4 is turned on and transistor 3 is turned off, and the power supply to the transformer 16 is stopped, so a back electromotive force is output to the transformer winding (so-called flyback voltage is generated). Therefore, the base of transistor 2 becomes positive and transistor 2 is turned on. This allows the MOSFE
The charge stored in the gate of T (the gate of the MOSFET is capacitive) is discharged, and the MOSFET is turned off.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

この回路の利点は、オンとオフの比が変化しても、MO
S F ETのゲートへ加わる電圧が変化しない(MO
SFETのゲートは定電圧駆動が必要である)ので、あ
る程度制御範囲が広く、制御の応答も速いことであるが
、欠点はトランジスタ3のオンの期間が長くなると、前
記説明のトランスのフライバック電圧が高くなりトラン
ジスタ3のコレクタ・エミッタ間に加わる電圧VCEが
高くなることである。この様子を第6図(b)の■。波
形電圧に示す。従って、高耐圧のトランジスタが必要と
なるし、また、極端にオン時間が長く、オフ時間が短く
なると、トランスに直流が加わることになり、過電流が
流れ、トランジスタ3等の回路を破損することになる。
The advantage of this circuit is that even if the on/off ratio changes, the MO
The voltage applied to the gate of SFET does not change (MO
(The gate of the SFET needs to be driven at a constant voltage), so the control range is wide to some extent and the control response is fast. However, the disadvantage is that as the on period of transistor 3 becomes longer, the flyback voltage of the transformer described above increases. becomes higher, and the voltage VCE applied between the collector and emitter of the transistor 3 becomes higher. This situation is shown in Figure 6(b). Waveform voltage is shown. Therefore, a transistor with high withstand voltage is required, and if the on time is extremely long and the off time is extremely short, direct current will be applied to the transformer, causing an overcurrent to flow and damaging the circuits such as transistor 3. become.

第4図も従来の回路であり、この回路で、第3図と同様
な部品は同一の符号を付し説明を省略する。又、5,6
はトランジスタ、7はフォトカプラ、14.15は電源
である。第4図の回路は、パルストランス(絶縁用)の
代わりに、フォトカプラ7を使用したものである。この
回路の欠点としては、フォトカプラの応答速度の制限に
よりスイッチング速度が決まってしまうという点がある
FIG. 4 is also a conventional circuit, and in this circuit, parts similar to those in FIG. 3 are given the same reference numerals and their explanations are omitted. Also, 5,6
is a transistor, 7 is a photocoupler, and 14.15 is a power supply. The circuit shown in FIG. 4 uses a photocoupler 7 instead of a pulse transformer (for insulation). A drawback of this circuit is that the switching speed is determined by the limited response speed of the photocoupler.

−静的に、今現在は数KHz程度が限界である。-Statically, the current limit is about several KHz.

しかしながら、スイッチング電源は、数十KHzから数
百KHzの周波数であり、本回路は採用されていないの
が現状である。又、本回路はMOSFET側に電源14
.15が必要であり、回路が複雑となる欠点もある。
However, the switching power supply has a frequency of several tens of KHz to several hundred KHz, and this circuit is not currently employed. In addition, this circuit has a power supply 14 on the MOSFET side.
.. 15 is required, which has the disadvantage of complicating the circuit.

第5図は、上記(2)の公開公報に開示された回路であ
る。この図でも、第1図と同様な部品には同一符号を付
して説明を省略する。又、20はコンデンサである。こ
の回路は、オン、オフの比が変化しても、ダイオード1
7により、コンデンサ19へ充電し、MOSFETのゲ
ートGへ加わる電圧の最大、最小値を一定に保とうとす
る回路であるが、オン時間を長くすると、第6図(C)
のコンデンサ電圧波形に示すごとく、コンデンサ19へ
の充電電圧が高くなる。この時、急にオン時間を短くす
ると、コンデンサ19は放電しきれず(コンデンサ19
の容量は、MOSFETのゲート容量より数倍以上大き
くする必要があるため)第6図!d)のゲート電圧波形
に示すように、ゲート電圧は変化し、MOSFETは破
損する危険がある。
FIG. 5 shows the circuit disclosed in the above-mentioned publication (2). In this figure as well, parts similar to those in FIG. 1 are designated by the same reference numerals and their explanations will be omitted. Further, 20 is a capacitor. This circuit maintains that even if the on/off ratio changes, the diode 1
7, this circuit attempts to charge the capacitor 19 and keep the maximum and minimum values of the voltage applied to the gate G of the MOSFET constant.
As shown in the capacitor voltage waveform, the charging voltage to the capacitor 19 increases. At this time, if the ON time is suddenly shortened, the capacitor 19 will not be fully discharged (capacitor 19
The capacitance must be several times larger than the gate capacitance of the MOSFET. As shown in the gate voltage waveform in d), the gate voltage changes and there is a risk of damage to the MOSFET.

従って、本発明の目的は、上記従来技術の課題を解消し
、動的及び静的制御範囲が広く、制御の応答速度が速い
と共に、MOSFETや使用トランジスタの破損を防ぎ
、構成の簡単な電力用のMOSFETのドライブ回路を
提供するものである。
Therefore, an object of the present invention is to solve the above-mentioned problems of the prior art, have a wide dynamic and static control range, have a fast control response speed, prevent damage to MOSFETs and transistors used, and provide a power supply with a simple configuration. The present invention provides a drive circuit for a MOSFET.

〔課題を解決するための手段〕[Means to solve the problem]

上記目的を達成するために、本発明のMOSFETのド
ライブ回路は、一次コイル及び二次コイルを有するトラ
ンスと、前記一次コイル側にプッシュプル型に接続され
交互に導通する第1及び第2のトランジスタと、前記二
次コイル側にゲート電極が接続され前記第1及び第2ト
ランジスタのそれぞれの導通時に導通するMOSFET
と、前記二次コイル側に接続され前記第1及び第2のト
ランジスタが共に非導通となるとき、前記トランスの逆
起電力(フライバック電圧)により導通して前記MOS
FETのゲート電極に充電された電荷を放電させるトラ
ンジスタ回路とを具備させる。
In order to achieve the above object, the MOSFET drive circuit of the present invention includes a transformer having a primary coil and a secondary coil, and first and second transistors that are connected to the primary coil side in a push-pull type and are alternately conductive. and a MOSFET whose gate electrode is connected to the secondary coil side and conducts when each of the first and second transistors is conductive.
When the first and second transistors connected to the secondary coil side are both non-conductive, the back electromotive force (flyback voltage) of the transformer conducts the MOS.
A transistor circuit is provided for discharging the charge stored in the gate electrode of the FET.

〔作用〕[Effect]

上記の構成に基づく作用を説明する。 The operation based on the above configuration will be explained.

この回路構成によれば、上記第3図の従来技術と同様に
、二次側にコンデンサを使わず、フライバック電圧でゲ
ート電極の電荷を放電するようにしたので、オンとオフ
の比が変化してもMOSFETのゲートに加わる電圧は
変化せず、定電圧駆動され、制御範囲が広く制御の応答
が速い。更に、一次側のドライバ用トランジスタを2個
設け、これらをプッシュプル型に接続して交互にオン(
導通)させ、この交互のオン期間のいずれにもMOSF
ETを導通するように構成したことによって、各々のト
ランジスタの全期間に対するオン期間の比率を、最大で
も50%に抑えることができる。
According to this circuit configuration, like the conventional technology shown in Figure 3 above, a capacitor is not used on the secondary side and the charge on the gate electrode is discharged by a flyback voltage, so the on/off ratio changes. However, the voltage applied to the gate of the MOSFET does not change, and the MOSFET is driven at a constant voltage, resulting in a wide control range and fast control response. Furthermore, two primary-side driver transistors are provided, and these are connected in a push-pull type to alternately turn on (
conduction), and during either of these alternating on periods the MOSF
By configuring the ET to be conductive, the ratio of the on period to the total period of each transistor can be suppressed to at most 50%.

これによって、第3図の従来技術に比べて、(MOSF
ETの)全オン時間を十分長くしても、各々のトランジ
スタに高圧がかかることがなくなるので、高耐圧のトラ
ンジスタを必要としない。なお、MOS F ETは、
前記フライバック電圧によりゲート電極の充電電荷が放
電されることで、導通から非導通に転じる。
As a result, compared to the prior art shown in FIG.
Even if the total on-time (of the ET) is made sufficiently long, high voltage is not applied to each transistor, so high voltage transistors are not required. In addition, MOS FET is
The charge on the gate electrode is discharged by the flyback voltage, thereby changing from conduction to non-conduction.

〔実施例〕〔Example〕

以下に、本発明の一実施例を第1図及び第2図により説
明する。
An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.

第1図において、lはMOSFET、2〜4はトランジ
スタ、8〜10は抵抗、16はパルストランス、17a
〜17dはダイオードである。第1及び第2のトランジ
スタ3及び4はドライブ用で、パルストランス16の一
次コイルにプッシュプル型に接続されており、これらの
トランジスタ3及び4には、それぞれ、制御パルスA及
びBが交互に加わるようになっている。トランス16の
二次コイルは、一端がダイオード17cと抵抗8を介し
、他端がダイオード17dと抵抗10を介して結合され
、結合点がMOSFETIのゲート電極Gに接続されて
いる。トランス16の二次コイルの中点はダイオード1
7eを介してMOSFETIのソース電極に接続されて
いる。トランス16の二次コイルの両端は、互いに逆向
きに直列接続した2個のダイオード17a、17bによ
り相互に接続さ邪、ダイオード172.17bの接続点
とMOS F ETのソース電極の間に抵抗9が接続さ
れている。更に、トランジスタ2は、ベースが前記二次
コイルの中点に、エミッタが前記ソース電極に、コレク
タが前記ゲート電極に、それぞれ接続されている。
In FIG. 1, l is a MOSFET, 2 to 4 are transistors, 8 to 10 are resistors, 16 is a pulse transformer, and 17a
~17d is a diode. The first and second transistors 3 and 4 are for driving and are connected in a push-pull manner to the primary coil of the pulse transformer 16, and control pulses A and B are alternately applied to these transistors 3 and 4, respectively. They are starting to join. The secondary coil of the transformer 16 has one end coupled to the diode 17c and the resistor 8, and the other end coupled to the diode 17d and the resistor 10, and the coupling point is connected to the gate electrode G of the MOSFET I. The midpoint of the secondary coil of transformer 16 is diode 1
It is connected to the source electrode of MOSFET I via 7e. Both ends of the secondary coil of the transformer 16 are connected to each other by two diodes 17a and 17b connected in series in opposite directions, and a resistor 9 is connected between the connection point of the diodes 172 and 17b and the source electrode of the MOS FET. is connected. Further, the transistor 2 has a base connected to the middle point of the secondary coil, an emitter connected to the source electrode, and a collector connected to the gate electrode.

次に、本実施例の動作を説明する。Next, the operation of this embodiment will be explained.

今、第1図において制御パルスA入力をハイレベルとす
れば、トランジスタ3はオンとなり、パルストランス1
6の二次巻線の上端と中点、ダイオード17c、17e
、抵抗8を通して、MOSFETIのゲートにプラス電
圧を供給して、MOSFETIはオンとなる。一方、制
御パルスAをローレベルとし、制御パルスBをハイレベ
ルとした場合についても前記説明した場合と同様に、二
次巻線の下端と中点、ダイオード17d、17e。
Now, in FIG. 1, if the control pulse A input is set to high level, transistor 3 is turned on, and pulse transformer 1
Upper end and middle point of secondary winding 6, diodes 17c, 17e
, a positive voltage is supplied to the gate of MOSFET I through resistor 8, and MOSFET I is turned on. On the other hand, when the control pulse A is set to a low level and the control pulse B is set to a high level, the lower end and middle point of the secondary winding and the diodes 17d and 17e are similar to the case described above.

抵抗10を通じて、MOSFETIはオンとなる。Through the resistor 10, MOSFET I is turned on.

又、制御パルスA、制御パルスBがともにローレベルと
なった場合は、トランジスタ3.トランジスタ4はオフ
となり、パルストランス16の二次コイル側に、フライ
バック電圧が発生し、これにより、トランジスタ2のベ
ース側がエミッタ側と比べて正となり、トランジスタ2
がオンとなり、MOS F ETのゲート(容量性)に
充電された電荷は、トランジスタ2のコレクタ・エミッ
タを通じて放電され、MOSFETはオフとされる。第
2図ハ、制?fllパルスA、制御パルスB、MOSF
ETIのゲート電圧波形(vGs)、並びに、トランジ
スタ3又は4に加わるコレクタ・エミッタ間電圧波形(
’Vex□)を示す。
Further, when control pulse A and control pulse B both become low level, transistor 3. Transistor 4 is turned off, and a flyback voltage is generated on the secondary coil side of pulse transformer 16, which causes the base side of transistor 2 to be positive compared to the emitter side, and transistor 2
is turned on, the charge charged in the gate (capacitive) of the MOSFET is discharged through the collector-emitter of the transistor 2, and the MOSFET is turned off. Figure 2 Ha, system? fll pulse A, control pulse B, MOSF
ETI gate voltage waveform (vGs) and collector-emitter voltage waveform applied to transistor 3 or 4 (
'Vex□).

本実施例の回路は、パルストランス16を2個のトラン
ジスタによりプッシュプル型で駆動しており、毎々のト
ランジスタのオン時間の1サイクルの周期に対する比率
は最大50%であるので、トランジスタ3,4に加わる
電圧は第2図のVCE電圧波形のごとくなり、せいぜい
、電源電圧(+24V)の2倍程度が限度となるので、
第1図の回路に比べて、耐圧の低いトランジスタでよい
In the circuit of this embodiment, the pulse transformer 16 is driven by two transistors in a push-pull type, and the ratio of the on-time of each transistor to the period of one cycle is at most 50%. The voltage applied to the VCE voltage waveform in Figure 2 is as shown in Figure 2, and the limit is at most twice the power supply voltage (+24V).
Compared to the circuit shown in FIG. 1, a transistor with a lower breakdown voltage may be used.

又、位相の異なった2つの制御パルスを交互に入力し、
毎々のパルスのオン比率を0%〜50%変化させること
により、MOS F ETのオン比率を0%〜100%
変化させることができる。
Also, by alternately inputting two control pulses with different phases,
By changing the on-ratio of each pulse from 0% to 50%, the on-ratio of MOS FET can be changed from 0% to 100%.
It can be changed.

〔発明の効果〕〔Effect of the invention〕

以上詳しく説明したように、本発明のMOSFETのド
ライブ回路によれば、応答速度が速いという従来技術(
第3図)の長所を維持すると共に、プッシュプル構成の
低耐圧の2個のトランジスタを、それぞれ、最大50%
オンするだけで、M05FETのオン比率を0%〜10
0%の範囲に亘って変化させることが可能となるので、
制御範囲が広くて良好なドライブを行なうものが簡単な
構成により実現できる等、優れた効果を奏する。
As explained in detail above, according to the MOSFET drive circuit of the present invention, the conventional technology (
In addition to maintaining the advantages of (Fig. 3), the two low-voltage transistors in push-pull configuration can be reduced by up to 50% each.
Just by turning on, the on ratio of M05FET can be changed from 0% to 10
Since it is possible to change it over a range of 0%,
It has excellent effects such as a wide control range and good drive that can be realized with a simple configuration.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明のMOS F ETのドライブ回路の一
実施例の回路図、第2図は第1図の各部の電圧波形図、
第3図、第4図、第5図は従来のMOSFET用のドラ
イブ回路、第6図は従来の回路の各部の電圧波形図であ
る。 1・・−−−−−M OS F E T、 2〜6−−
−−−−− トランジスタ、7−・−・−フォトカプラ
、8〜13・−−−−−一抵抗、14゜15−・・−電
源、16・−・−・−パルストランス、17゜18−・
−−−一・ダイオード、19 、 2 (L−−−−−
−−−コンデンサ。 第1図 第2図 第4図 第5図 第6図 □日専問
FIG. 1 is a circuit diagram of an embodiment of the drive circuit of the MOS FET of the present invention, FIG. 2 is a voltage waveform diagram of each part of FIG. 1,
3, 4, and 5 are conventional MOSFET drive circuits, and FIG. 6 is a voltage waveform diagram of each part of the conventional circuit. 1...---MOS FET, 2~6---
------ Transistor, 7---Photocoupler, 8-13--One resistor, 14゜15--Power supply, 16--Pulse transformer, 17゜18 −・
---1 diode, 19, 2 (L------
---Capacitor. Figure 1 Figure 2 Figure 4 Figure 5 Figure 6 □ Japanese question

Claims (1)

【特許請求の範囲】[Claims] 1、一次コイル及び二次コイルを有するトランスと、前
記一次コイル側にプッシュプル型に接続され交互に導通
する第1及び第2のトランジスタと、前記二次コイル側
にゲート電極が接続され前記第1及び第2トランジスタ
のそれぞれの導通時に導通するMOSFETと、前記二
次コイル側に接続され前記第1及び第2のトランジスタ
が共に非導通となるとき前記トランスの逆起電力により
導通して前記MOSFETのゲート電極に充電された電
荷を放電させるトランジスタ回路とを備えたことを特徴
とするMOSFETのドライブ回路。
1. A transformer having a primary coil and a secondary coil, first and second transistors connected in a push-pull type to the primary coil side and conducting alternately, and the transistor having a gate electrode connected to the secondary coil side. A MOSFET that is conductive when each of the first and second transistors is conductive, and a MOSFET that is conductive due to a back electromotive force of the transformer when the first and second transistors connected to the secondary coil side are both non-conductive. 1. A drive circuit for a MOSFET, comprising: a transistor circuit for discharging charges stored in a gate electrode of a MOSFET.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021097387A (en) * 2019-12-19 2021-06-24 株式会社オートネットワーク技術研究所 Driving device

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Publication number Priority date Publication date Assignee Title
JP2021097387A (en) * 2019-12-19 2021-06-24 株式会社オートネットワーク技術研究所 Driving device

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