JPH01170215A - Polyphase clock generating circuit - Google Patents
Polyphase clock generating circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は基本クロックに基づいて互いに所定時間遅延
した多相クロックを生成する多相クロック生成装置に関
するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a multiphase clock generation device that generates multiphase clocks that are delayed by a predetermined time from each other based on a basic clock.
従来の多相クロック生成装置を第５図及び第６図に示す
。図においてｌａは１段目のＤフリップフロップ、１ｂ
は２段目のＤフリップフロップ１ｃは３段目のＤフリッ
プフロップ、１ｄは４段目のＤフリップフロラフであり
、当該Ｄフロップ。A conventional multiphase clock generation device is shown in FIGS. 5 and 6. In the figure, la is the first stage D flip-flop, 1b
1c is a D flip-flop in the second stage, and 1d is a D flip-flop in the fourth stage.
フロップは生成するクロックの数に応じた数だけ従属接
続されている。例えば第５図に示す如（、４相のクロッ
クを生成するには４個のＤフリップフロップが接続され
ている。上記１段目のＤフリップフロ・７プｌａの論理
出力端子（以下Ｑ端子と記す）は２段目（後段）のＤフ
リップフロップ１ｂのステアリング入力端子（以下り端
子と記す）に接続され、２段目のＤフリップフロップ１
ｂのＱ端子は３段目（後段）のＤフリップフロップＩＣ
ＯＤ端子に接続され、３段目のＤフリップフロップＩＣ
のＱ端子は４段目（後段）のＤフリップフロップｌｄの
Ｄ端子に接続され、−４段目のＤフリップフロップｌｄ
のＱ端子は１段目のＤ端子に接続される。クロック発生
回路（図示せず）からの基本クロック信号が各段のＤフ
リップフロップｌａ，ｌｂ，ｌｃ，ｌｄのりｏ，り入力
端子（以下Ｃ端子と記す）に入力され、またリセット信
号が１段目乃至３段目のＤフリップフロップｌａ、ｌｂ
、ｌｃのリセット端子（以下Ｒ端子と記す）及び４段目
のＤフリップフロップ１ｄのプリセット端子（以下Ｓ端
子と記す）に入力されている。The number of flops is cascaded according to the number of clocks to be generated. For example, as shown in Fig. 5, four D flip-flops are connected to generate a four-phase clock. ) is connected to the steering input terminal (hereinafter referred to as "terminal") of the second-stage (latter-stage) D flip-flop 1b, and the second-stage D flip-flop 1
The Q terminal of b is the third stage (later stage) D flip-flop IC.
Connected to the OD terminal, the third stage D flip-flop IC
The Q terminal of is connected to the D terminal of the fourth stage (latter stage) D flip-flop ld, and the
The Q terminal of is connected to the D terminal of the first stage. A basic clock signal from a clock generation circuit (not shown) is input to the input terminals (hereinafter referred to as C terminals) of the D flip-flops la, lb, lc, and ld of each stage, and a reset signal is input to the input terminals (hereinafter referred to as C terminals) of the D flip-flops la, lb, lc, and ld of each stage. 2nd to 3rd stage D flip-flop la, lb
, lc (hereinafter referred to as the R terminal) and a preset terminal (hereinafter referred to as the S terminal) of the fourth stage D flip-flop 1d.
次に動作について説明する。なお、Ｈレベルの信号を“
１”、Ｌレベルの信号を“０”として表わす。第６図に
示す如く、まずリセット信号が入力されると、１段目乃
至３段目のＤフリップフロップｌａ、ｌｂ、ｌｃのＣ端
子に０”が、４段目のＤフリップフロップのＣ端子に１
”が設定される。Next, the operation will be explained. Note that the H level signal is
1", and an L level signal is represented as "0". As shown in FIG. 0" is 1 at the C terminal of the fourth stage D flip-flop.
” is set.
次にリセット信号が解除された後、すなわち“０”とな
った後にクロック信号が入力されると、各Ｄフリップフ
ロップ１はそれぞれ前段のＣ端子の出力をラッチして各
Ｃ端子の出力は“１”。Next, when a clock signal is input after the reset signal is released, that is, after it becomes "0", each D flip-flop 1 latches the output of the C terminal of the previous stage, and the output of each C terminal becomes " 1”.
０”、０″、“０”となる。その後続けてクロック信号
が入力されると上記同様に前段のＣ端子の出力をラッチ
して、各Ｃ端子の出力は“０”。0", 0", "0". After that, when a clock signal is continuously input, the output of the C terminal of the previous stage is latched in the same way as above, and the output of each C terminal is "0".
“１″“０″″０”となる。すなわちクロック信号毎に
Ｄフリップフロップの出力は変化して、４相のクロック
を生成する。“1” “0” “0”. That is, the output of the D flip-flop changes for each clock signal to generate four-phase clocks.
従来の多相クロック生成装置は以上のように構成されて
いるので、クロックの乱れ等が発生して、各段のフリッ
プフロップが誤って設定されると、リセット信号を入力
することが必要で、以後リセット信号が入力されないと
誤ったまま動作するなどの問題点があった。Conventional multiphase clock generation devices are configured as described above, so if a clock disturbance occurs and the flip-flops in each stage are set incorrectly, it is necessary to input a reset signal. There was a problem that if a reset signal was not input after that, the device would continue to operate incorrectly.
この発明は上記のような問題点を解消するためになされ
たもので、クロックの乱れなどによって発生したフリッ
プフロップの設定の誤りを自動的に修正して正しい値に
戻ることのできる多相クロック生成装置を得ることを目
的とする。This invention was made to solve the above-mentioned problems, and it is a multiphase clock generator that can automatically correct errors in flip-flop settings caused by clock disturbances and return to the correct value. The purpose is to obtain equipment.
この発明に係る多相クロック生成装置は、複数個のＪ−
にフリップフロップを従属接続し、各Ｊ−にフリップフ
ロップのＣ端子が後段のステアリング入力Ｓ端子（以下
Ｓ端子と記す）と、自段のステアリング入力に端子（以
下に端子と記す）とに接続したものである。A multiphase clock generation device according to the present invention includes a plurality of J-
A flip-flop is connected in a subordinate manner to each J-, and the C terminal of the flip-flop is connected to the steering input S terminal of the subsequent stage (hereinafter referred to as the S terminal) and the steering input terminal of the own stage (hereinafter referred to as the terminal). This is what I did.
この発明における多相クロック生成装置は、Ｊ−にフリ
ップフロップのＣ端子を自段のに端子及び後段のＳ端子
に接続したことにより、あるＪ−にフリップフロップの
Ｃ端子に誤って′″１″がセントされても、必ず次のク
ロックで“０”に戻り、かつ全段のＪ−にフリップフロ
ップのＣ端子が“１”になっても次のクロックで１段目
のＳ端子だけ“１″となり、他は全てＯ”になる。In the multiphase clock generation device of the present invention, by connecting the C terminal of a flip-flop at J- to the terminal of its own stage and the S terminal of the subsequent stage, it is possible to accidentally connect the C terminal of a flip-flop to '''1 Even if `` is sent, it always returns to ``0'' at the next clock, and even if the C terminal of the flip-flop in all stages becomes ``1'', only the S terminal of the first stage returns to `` at the next clock''. 1", and all others are O".
以下この発明の一実施例を第１図乃至第４図を用いて説
明する。なお第５図乃至第６図と同じものは同一符号２
名称を用いて説明を省略する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 4. The same parts as in Figures 5 and 6 are designated by the same reference numerals 2.
The description will be omitted using the name.
第１図において２ａは１段目のＪ−にフリップフロップ
、２ｂは２段目のＪ−にフリソブフロフブ、２Ｃは３段
目のＪ−にフリップフロップ２ｄは４段目のＪ−にフリ
ップフロップ３は３入力ＡＮＤ素子である。上記１段目
のＪ−にフリップフロップ２ａのＣ端子は自段のに端子
及び２段目（後段）のＪ−にフリップフロップ２ｂのＳ
端子に接続され、２段目のＪ−にフリップフロップ２ｂ
のＣ端子は自段のに端子及び３段目（後段）のＪ−にフ
リップフロップ２ＣのＳ端子に接続され、３段目のＪ−
にフリップフロップ２ｃのＣ端子は自段のに端子及び４
段目（後段）のＪ−にフリップフロップ２ｄのＳ端子に
接続され、４段目のＪ−にフリップフロップ２ｄのＣ端
子は自段のに端子に接続されている。また１段目乃至３
段目のＪ−にフリップフロップ２．ａ，２ｂ。In FIG. 1, 2a is a flip-flop in the first stage J-, 2b is a flip-flop in the second stage J-, 2C is a flip-flop in the third stage J-, and 2d is a flip-flop 3 in the fourth stage J-. is a 3-input AND element. The C terminal of the flip-flop 2a is connected to the J- terminal of the first stage, and the S terminal of the flip-flop 2b is connected to the J- terminal of the second stage (later stage).
Connected to the terminal, flip-flop 2b is connected to the second stage J-
The C terminal of the current stage is connected to the terminal of the own stage and the S terminal of the flip-flop 2C to the J- of the third stage (later stage), and the J- of the third stage is connected to the S terminal of the flip-flop 2C.
The C terminal of flip-flop 2c is connected to the terminal of its own stage and 4
The J- terminal of the fourth stage (later stage) is connected to the S terminal of the flip-flop 2d, and the C terminal of the fourth J- flip-flop 2d is connected to the terminal of the current stage. Also, 1st to 3rd row
Flip-flop 2. a, 2b.
２ｃのＣ端子は上記ＡＮＤ素子の入力端子に接続され、
当該ＡＮＤ素子の出力端子は１段目のＪ−にフリップフ
ロップ２ａのＳ端子に接続されている。クロック発生回
路（図示せず）からの反転クロック信号が各段のＪ−に
フリップフロップ２ａ。The C terminal of 2c is connected to the input terminal of the AND element,
The output terminal of the AND element is connected to the S terminal of the first stage J- flip-flop 2a. An inverted clock signal from a clock generation circuit (not shown) is applied to the J- of each stage of the flip-flop 2a.
２ｂ， ２ｃ， ２ｄのＣ端子に反転して入力され
、また反転リセット信号が１段目のＪ−にフリップフロ
ップ２ａのＳ端子に、２段目乃至４段目のＪ−にフリッ
プフロップ２ｂ，２ｃ，２ｄのＲ端子に反転して入力さ
れる。2b, 2c, and 2d are inverted and input to the C terminals, and an inverted reset signal is input to the S terminal of the flip-flop 2a to the J- of the first stage, and the flip-flops 2b, 2b to the J- of the second to fourth stages. It is inverted and input to the R terminals of 2c and 2d.
次に多相クロックを生成する動作について説明する。第
２図に示す如く、まずリセット信号が入力されると１段
目のＪ−にフリップフロップ２ａのＱ端子に“１”が、
２段目乃至４段目のＪ−にフリップフロップ’ｌｂ、
２ｃ、 ２ｄのＱ端子に“０”が設定される。また
各Ｑ端子には“０”。Next, the operation of generating multiphase clocks will be explained. As shown in FIG. 2, when a reset signal is first input, "1" is applied to the Q terminal of the first stage J- flip-flop 2a.
Flip-flop 'lb on J- from 2nd stage to 4th stage,
“0” is set to the Q terminals of 2c and 2d. Also, each Q terminal has “0”.
“１″、“１”が設定されるのでＡＮＤ素子の出力は“
０”となり１段目のＪ−にフリップフロップ２ａのＪ端
子に“０″が入力される。次にリセット信号が解除され
た後、すなわち“０”となった後にクロック信号が入力
されると、各Ｊ−にフリップフロップ２はそれぞれＪ端
子の入力（前段のＱ端子の出力）とに端子の入力（自段
のＱ端子の出力）とから、前段のＱ端子の出力をラッチ
して、各Ｑ端子の出力は“０”、“１”、“Ｏ”。Since “1” and “1” are set, the output of the AND element is “
0" and "0" is input to the J terminal of the flip-flop 2a in the first stage J-. Next, after the reset signal is released, that is, after it becomes "0", a clock signal is input. , the flip-flop 2 for each J- latches the output of the Q terminal of the previous stage from the input of the J terminal (output of the Q terminal of the previous stage) and the input of the terminal (output of the Q terminal of the current stage), The output of each Q terminal is “0”, “1”, “O”.
“０”となる。その後続けてクロック信号が入力される
と各Ｑ端子の出力は上記同様前段のＱ端子の出力をラッ
チして“０”、“０”、１″。It becomes “0”. After that, when a clock signal is continuously input, the output of each Q terminal latches the output of the Q terminal of the previous stage and becomes "0", "0", 1", as described above.
“０”となる。この時１段目のＪ端子には“Ｏ″が入力
されている。次にクロック信号が入力されると各フリッ
プフロップ２は“０”、“０”。It becomes “0”. At this time, "O" is input to the J terminal of the first stage. Next, when a clock signal is input, each flip-flop 2 becomes "0", "0".
“０” ｌｌｌ”となるがＡＮＤ素子にはすべて“１″
が入力されるので１段目のＪ端子には１″が入力され、
次のクロック信号で１段目のＪ−にフリップフロップ２
のＱ端子は“１”になり、初期の状態にもどって上記動
作を繰り返す。すなわち基本クロック毎にＪ−にフリッ
プフロップ２の出力は変化して４相のクロックを生成す
る。“0” lll”, but all the AND elements are “1”
is input, so 1'' is input to the J terminal of the first stage,
At the next clock signal, flip-flop 2 is inserted into the first stage J-.
The Q terminal of becomes "1", returns to the initial state, and repeats the above operation. That is, the output of the flip-flop 2 changes J- for each basic clock to generate four-phase clocks.
次に基本クロックに乱れ等が発生して、各段のＪ−にフ
リップフロップが誤って設定されたときの動作を説明す
る。なお第３図及び第４図に各Ｊ−にフリップフロップ
２ａ、２ｂ、２ｃ、２ｄの各端子の入力、出力状態を各
クロック毎に示したものである。Next, the operation when a disturbance or the like occurs in the basic clock and a flip-flop is erroneously set in J- of each stage will be explained. 3 and 4 show the input and output states of each terminal of the flip-flops 2a, 2b, 2c, and 2d for each clock.
まず第３図（ａ）に示す如く、１段目のＪ−にフリップ
フロップ２ａにクロックを生成しているときに誤って３
段目のＪ−にフリップフロップ２ｃのＱ端子に“１”が
セットされた場合、次にクロック信号が入力されると（
ｂ）に示すように１段目乃至４段目のＪ−にフリップフ
ロップ２は前段のＱ端子の出力をラッチして、それぞれ
のＱ端子が“０″、“ｌ”、“０”、“１”となる。こ
こでＡＮＤ素子への入力は“１”、“０”、“ｌ”なの
で０”が出力され、１段目のＪ−にフリップフロップ２
ａのＪ端子は“０”となっている。この状態で次のクロ
ック信号が入力されると（Ｃ）に示すように２段目乃至
４段目のＪ−にフリップフロップ２ｂ、２ｃ、２ｄは前
段のＱ端子の出力をランチして“０”、“１”、“０″
となるが１段目のＪ−にフリップフロップ２ａはＪ端子
に“Ｏ″が入力されているためＱ端子の出力は再び“Ｏ
”となり、以下（ｅ）〜（ｆ）に示すように再び正常な
４相クロツクとなる。First, as shown in FIG. 3(a), when a clock was being generated to the flip-flop 2a of the first stage J-, an error occurred.
When "1" is set to the Q terminal of the flip-flop 2c in the J- stage, the next time a clock signal is input (
As shown in b), the flip-flops 2 in the J- stages from the first stage to the fourth stage latch the output of the Q terminal in the previous stage, and the respective Q terminals are "0", "l", "0", " 1”. Here, since the inputs to the AND element are "1", "0", and "l", "0" is output, and the flip-flop 2 is input to the first stage J-.
The J terminal of a is "0". When the next clock signal is input in this state, the flip-flops 2b, 2c, and 2d launch the output of the Q terminal of the previous stage to the J- of the second to fourth stages, as shown in (C). ”, “1”, “0″
However, since "O" is input to the J terminal of the flip-flop 2a in the first stage J-, the output of the Q terminal becomes "O" again.
”, and as shown in (e) to (f) below, it becomes a normal four-phase clock again.
次に第４図（ａ）に示す如く、全てのＪ−にフリップフ
ロップ２に“１”がセットされた場合は全てのδ端子は
“Ｏ”がセットされＡＮＤ素子の出力が０”となるので
１段目のＪ端子には“Ｏ”が入力されている。次にクロ
ック信号が入力されると（ｂ）に示すように１段目のＪ
−にフリップフロップ２ａはＪ端子、に端子の入力から
０”が、２段目乃至°４段目のＪ−にフリップフロップ
２ｂ。Next, as shown in FIG. 4(a), when all J- flip-flops 2 are set to "1", all δ terminals are set to "O", and the output of the AND element becomes "0". Therefore, "O" is input to the J terminal of the first stage.When the clock signal is input next, the J terminal of the first stage is input as shown in (b).
The flip-flop 2a is connected to the J terminal, and 0'' is input from the input terminal to the J- terminal of the second to fourth stages of the flip-flop 2b.
２Ｃ１２ｄは前段のＱ端子の出力をラッチして“０”が
セントされる。ここで各Ｑ端子の出力は全て“ｌ”とな
って、ＡＮＤ素子の出力は“ｌ”になり１段目のＪ端子
には“ｌ”が入力される。2C12d latches the output of the Q terminal in the previous stage, and "0" is sent. Here, all the outputs of each Q terminal become "l", the output of the AND element becomes "l", and "l" is input to the J terminal of the first stage.
次のクロックが入力されると（Ｃ１に示すように、各Ｑ
端子の出力は“１”、“０”、“０″、“０”となり以
下第３図の＋ｅ）〜ｉｆ）と同様に、上記多相クロック
を生成するときの正常な状態になり、４相クロツクを生
成する。When the next clock is input (as shown in C1, each Q
The outputs of the terminals are "1", "0", "0", "0", and as in +e) to if) in Figure 3 below, the normal state is reached when generating the multiphase clock, and 4. Generate phase clock.
以上この発明においてはクロックの乱れなどが発生して
、各段のＪ−にフリップフロップ２が誤って設定されて
も、リセット信号を入力することなく、上記誤りを自動
的に修正して正常な状態に戻る多相クロック生成装置を
得る。As described above, in this invention, even if flip-flop 2 is incorrectly set to J- in each stage due to clock disturbance, the above error is automatically corrected without inputting a reset signal, and normal operation is resumed. Obtain a multiphase clock generation device that returns to state.
なお本実施例においては４相のクロック生成Ｖ装置を示
したが必要に応じて多数接続してもよく、８相なら８個
のＪ−にフリップフロップを、１６相なら１６個のＪ−
にフリップフロップを従属接続すればよい。In this embodiment, a 4-phase clock generation V device is shown, but a large number of them may be connected as required. For 8 phases, flip-flops are connected to 8 J-, and for 16 phases, 16 J-
Simply connect a flip-flop to the .
以上のように、この発明によれば、多相クロック生成装
置の複数個のＪ−にフリップフロップを従属接続し、各
Ｊ−にフリップフロップのＱ端子を後段のＪ端子と自段
のに端子に接続したので、クロックの乱れなどによる各
段のＪ−にフリップフロップの誤りを自動的に修正して
正常な状態に戻すことが可能となる。As described above, according to the present invention, flip-flops are cascade-connected to a plurality of J- of a multiphase clock generation device, and the Q terminal of the flip-flop is connected to each J- to the J terminal of the subsequent stage and the terminal of the own stage. Since the circuit is connected to the circuit, it is possible to automatically correct errors in the J- flip-flops of each stage due to clock disturbances, etc., and restore the normal state.
第１図及び第２図は本発明の一実施例による多相クロッ
ク生成装置を示す回路図及びタイムチャート図、第３図
及び第４図は誤りを修正する状態を示す各端子の信号の
状態図、第５図及び第６図は従来の多相クロック生成装
置の回路図及びタイムチャート図である。
２ａ、２ｂ、２ｃ、２ｄ−Ｊ−にフリップフロップ、３
・・・ＡＮＤ素子。1 and 2 are circuit diagrams and time charts showing a multiphase clock generation device according to an embodiment of the present invention, and FIGS. 3 and 4 are signal states of each terminal showing states in which errors are corrected. 5 and 6 are a circuit diagram and a time chart of a conventional multiphase clock generation device. 2a, 2b, 2c, 2d-Flip-flop to J-, 3
...AND element.
Claims (1)
に基づいて各フリップフロップ毎にクロックを遅延させ
て、多相クロックを生成する多相クロック生成装置にお
いて、各フリップフロップをＪ−Ｋフリップフロップで
構成し、各Ｊ−Ｋフリップフロップの論理出力端子が後
段のステアリング入力Ｊ端子と、自段のステアリング入
力Ｋ端子とに接続したことを特徴とする多相クロック生
成装置。In a multi-phase clock generation device that generates a multi-phase clock by connecting multiple flip-flops in series and delaying the clock for each flip-flop based on a basic clock, each flip-flop is composed of a J-K flip-flop. A multiphase clock generation device characterized in that a logic output terminal of each JK flip-flop is connected to a steering input J terminal of a subsequent stage and a steering input K terminal of its own stage.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32921887A JPH01170215A (en) | 1987-12-25 | 1987-12-25 | Polyphase clock generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32921887A JPH01170215A (en) | 1987-12-25 | 1987-12-25 | Polyphase clock generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01170215A true JPH01170215A (en) | 1989-07-05 |
Family
ID=18218972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32921887A Pending JPH01170215A (en) | 1987-12-25 | 1987-12-25 | Polyphase clock generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01170215A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008017447A (en) * | 2006-06-30 | 2008-01-24 | O2 Micro Inc | Variable frequency multi-phase oscillator |
-
1987
- 1987-12-25 JP JP32921887A patent/JPH01170215A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008017447A (en) * | 2006-06-30 | 2008-01-24 | O2 Micro Inc | Variable frequency multi-phase oscillator |
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