JPH01162959A - Continuous data transfer system - Google Patents

Continuous data transfer system

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Publication number
JPH01162959A
JPH01162959A JP62322283A JP32228387A JPH01162959A JP H01162959 A JPH01162959 A JP H01162959A JP 62322283 A JP62322283 A JP 62322283A JP 32228387 A JP32228387 A JP 32228387A JP H01162959 A JPH01162959 A JP H01162959A
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JP
Japan
Prior art keywords
data
error
parity error
data transfer
transfer
Prior art date
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Pending
Application number
JP62322283A
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Japanese (ja)
Inventor
Shoji Maruyama
昌二 丸山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPH01162959A publication Critical patent/JPH01162959A/en
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  • Detection And Correction Of Errors (AREA)

Abstract

PURPOSE:To minimize the loss in terms of time when a parity error occurs by restarting the transfer of data at the time point when the parity error occurs in case this error is detected. CONSTITUTION:A parity error is detected after a control part 16 sets an initial address at an address register 18 and also sets initially a pointer 20 to start the continuous transfer of data. In this case, the count-up actions are inhibited to the register 18 and the pointer 20 and the next transfer of data is started at the time point when a parity error occurs. The transfer of data is newly started at said time point even though a parity error occurs during the continuous transfer of data. Therefore the double transfer is not required for those data that are transferred in a normal way. Thus the highly efficient transfer of data is ensured with the minimum time loss.

Description

【発明の詳細な説明】 [!I!!要] 外部記憶装置から複数の内部レジスタに連続的1ニデー
タを転送する連続データ転送方式に関し、パリティエラ
ーが発生しても時間的損失を最小限に抑えて効率の良い
データ転送ができることを目的とし、 パリティエラーを検出した時には、内部レジスタを選択
するポインタ及び外部記憶装置のアドレスを指定するア
ドレスレジスタのカウントアツプを禁止し、エラー発生
ポイントからデータ転送を再開する。
[Detailed description of the invention] [! I! ! [Required] Regarding the continuous data transfer method that continuously transfers one data from an external storage device to multiple internal registers, the purpose is to minimize time loss and perform efficient data transfer even if a parity error occurs. , When a parity error is detected, the pointer that selects the internal register and the address register that specifies the address of the external storage device are prohibited from counting up, and data transfer is resumed from the point where the error occurred.

[産業上の利用分野] 本発明は、外部記憶装置から複数の内部レジスタに連続
的にデータを転送する連続データ転送装置に関する。
[Industrial Application Field] The present invention relates to a continuous data transfer device that continuously transfers data from an external storage device to a plurality of internal registers.

外部記憶装置に対するリードアクセスでデータバスの転
送客層を越えるデータを転送させる場合、データバス転
送容量に相当する格納容量をもつレジスタを複数膜Gノ
、この複数のレジスタにデータバスの転送容量単位でリ
ードデータを連続的に転送して格納するようにしている
When data exceeding the number of data bus transfer customers is transferred by read access to an external storage device, multiple registers with a storage capacity equivalent to the data bus transfer capacity are installed, and these registers are divided into data bus transfer capacity units. Read data is transferred and stored continuously.

[従来の技術] 第4図は従来の連続データ転送方式の一例を示したシ1
明図である。
[Prior art] Figure 4 is a diagram showing an example of a conventional continuous data transfer method.
This is a clear diagram.

第4図において、制御回路としてのプロセッサ16aを
備えた装置内には、外部記憶装置12に1バイト幅のデ
ータパスコ0を介して接続された複数個の内部レジスタ
148〜14nが設けられ、内部レジスタ14a〜14
nを選択するためのポインタ回路20aと外部記憶装置
12のアドレスをアドレスバス28を介して指定するア
ドレスレジスタ18が設けられている。外部記憶装置1
2から内部レジスタ14. a〜14nに対するデータ
転送は、プロセッサ16aによりポインタ回路20aを
イニシャルセットして最初の内部レジスタ14aを選択
すると共に、アドレスレジスタ18に初期アドレスを出
込むことで開始され、データパスコ0により1バイ1へ
分のデータが転送される毎にプロセッサ16aてポイン
タ回路20a及びアドレスレジスタ18をカウントアツ
プして;欠の内部レジスタの選択とリードアドレスの指
定を行ない、順次、転送データを内部レジスタ14a〜
14nに格納する。
In FIG. 4, a plurality of internal registers 148 to 14n connected to the external storage device 12 via a 1-byte wide data path code 0 are provided in a device equipped with a processor 16a as a control circuit. Registers 14a-14
A pointer circuit 20a for selecting n and an address register 18 for specifying the address of the external storage device 12 via an address bus 28 are provided. External storage device 1
2 to internal register 14. Data transfer to a to 14n is started by the processor 16a initializing the pointer circuit 20a to select the first internal register 14a and inputting and outputting an initial address to the address register 18. Each time the data for 2 is transferred, the processor 16a counts up the pointer circuit 20a and the address register 18; selects the missing internal register and specifies the read address, and sequentially transfers the transferred data to the internal registers 14a to 14.
14n.

更に、転送データのパリティエラーを検出するパリティ
エラー検出回路22aが設けられており、もしパリティ
エラー検出回路22aによりパリティエラーが検出され
た場合には、プロセッサ16aが転送動作を一端停止し
、ポインタ回路20a及びアドレスレジスタ18を初期
値に再設定した後、データ転送のオペレーションを再度
実行する。
Furthermore, a parity error detection circuit 22a is provided to detect a parity error in the transfer data. If a parity error is detected by the parity error detection circuit 22a, the processor 16a temporarily stops the transfer operation, and the pointer circuit After resetting 20a and address register 18 to their initial values, the data transfer operation is executed again.

[発明が解決しようとする問題点] しかしながら、このような従来の連続データ転送方式に
あっては、パリティエラーが発生した場合に、ポインタ
をイニシャルセットすると同時にアドレスレジスタに再
度初期アドレスを出込む必要があり、ファームウェアに
対する負担の増加と時間的損失を生ずるという問題があ
った。
[Problems to be Solved by the Invention] However, in such a conventional continuous data transfer method, when a parity error occurs, it is necessary to initialize the pointer and read/write the initial address again to the address register at the same time. However, there is a problem in that this increases the burden on the firmware and causes a loss of time.

また従来方式にあっては、最初からデータ転送をリトラ
イするため、エラーを起こしていないデータも重複して
再度転送するようになり、効率の良いデータ転送ができ
ないという問題があった。
Furthermore, in the conventional method, since data transfer is retried from the beginning, data that has not caused an error is redundantly transferred again, resulting in a problem that efficient data transfer cannot be performed.

本発明は、このような従来の問題点に鑑みてなされたも
ので、パリティエラーが発生しても時間損失を最小限に
抑えて効率の良いデータ転送ができる連続データ転送方
式を提供することを目的とする。
The present invention has been made in view of these conventional problems, and it is an object of the present invention to provide a continuous data transfer method that can minimize time loss and perform efficient data transfer even if a parity error occurs. purpose.

[問題点を解決するための手段] 第1図は本発明の原理説明図である。[Means for solving problems] FIG. 1 is a diagram explaining the principle of the present invention.

第1図において、データパスコ0を介して外部記憶装置
12に接続されたデータバス幅の整数倍の容量をもつ複
数の内部レジスタ14a〜14nを僅え、制御部16に
より外部記憶装置12のアドレスを指定するアドレスレ
ジスタ1B及び内部レジスタ14a〜14nを選択する
ポインタ20のそれぞれをデータ転送毎にカウントアツ
プして連続的にデータ転送を行ない、更に転送データの
パリティエラーを検出するパリティエラー検出部22が
設けられる。
In FIG. 1, a plurality of internal registers 14a to 14n having a capacity that is an integer multiple of the data bus width are connected to an external storage device 12 via a data path controller 0, and a control unit 16 controls the address of the external storage device 12. A parity error detection unit 22 continuously performs data transfer by counting up each of the address register 1B that specifies the address register 1B and the pointer 20 that selects the internal registers 14a to 14n for each data transfer, and further detects parity errors in the transferred data. is provided.

本発明にあっては、制御部16がアドレスレジスタ18
に初期アドレスを設定覆ると共にボインタ20をイニシ
ャルセットして連続デ〜り転送を開始した後にパリティ
エラーが検出された時には、アドレスレジスタ18及び
ポインタ20のカウントアツプを禁止し、次のデータ転
送をエラー発生ポイントから再開する。
In the present invention, the control unit 16 has the address register 18
If a parity error is detected after setting the initial address and initializing the pointer 20 and starting continuous data transfer, counting up of the address register 18 and pointer 20 is prohibited, and the next data transfer is performed as an error. Restart from the point of occurrence.

エラー発生ポイントからのデータ転送の再開は、パリテ
ィエラー検出出力に基づいてリセット生成部24で生成
されたリセット信号を制御部16に与えることで行なう
Resuming the data transfer from the error occurrence point is performed by providing the control unit 16 with a reset signal generated by the reset generation unit 24 based on the parity error detection output.

更に、エラーリセット生成回路24の出力に基づくデー
タ転送再開のりトライ回数はリトライカウンタ26で計
数されており、リトライカウンタ26の計数値が設定値
に達すると制御部16にリトライ中止等が通知される。
Further, the number of attempts to resume data transfer based on the output of the error reset generation circuit 24 is counted by a retry counter 26, and when the count value of the retry counter 26 reaches a set value, the control unit 16 is notified of retry cancellation, etc. .

[作用] 連続的なデータ転送中にパリティエラーが発生しても、
エラー発生ポイントから新たなデータ転送が再開される
ため、それまでに正常に転送できたデータを重複して転
送する必要がないため時間的な損失が最小限で済み、ま
たアドレスレジスタ及びポインタの力Cクンドアツブを
禁止するだけで良いことからファームウェアの9担も少
なく、効率の良いデータ転送ができる。
[Effect] Even if a parity error occurs during continuous data transfer,
Since new data transfer is restarted from the point where the error occurred, there is no need to redundantly transfer the data that was successfully transferred up to that point, minimizing time loss and reducing the power of address registers and pointers. Since it is only necessary to disable the C-kund add, there are fewer 9 firmware functions, and data can be transferred efficiently.

更に、リトライカウンタの計数値が所定値に達すると、
データ転送の再開が中止されるため、ハードエラー等の
致命的エラーについて適切な対応策を取ることができる
Furthermore, when the count value of the retry counter reaches a predetermined value,
Since resumption of data transfer is aborted, appropriate countermeasures can be taken against fatal errors such as hard errors.

[実施例コ 第2図は本発明の一実施例を示した実施例+14成図で
ある。
[Embodiment 2] FIG. 2 is an embodiment +14 diagram showing an embodiment of the present invention.

第2図において、16aは制御部としてのプロセッサで
あり、プロセッサ16aを価えた装置にはデータバス1
0及びアドレスバス28を介して外部記憶装置12が接
続されている。外部記憶装置12からのデータパスコ0
は複数の内部レジスタ148〜1.4 nに並列接続さ
れ、内部レジスタ14a〜14nのそれぞれはデータパ
スコ0のデータバス幅、即ち1バイト幅の記憶容量を有
覆る。
In FIG. 2, 16a is a processor as a control unit, and a device equipped with the processor 16a has a data bus 1.
The external storage device 12 is connected via the address bus 28 and address bus 28 . Data pasco 0 from external storage device 12
are connected in parallel to a plurality of internal registers 148 to 1.4n, and each of the internal registers 14a to 14n has a storage capacity of the data bus width of data pathco 0, that is, 1 byte width.

また、プロセッサ16aにはアドレスレジスタ18及び
ポインタ回路20aが接続され、プロセッサ16aは外
部記憶装置12のリードアクセス時にその初期アドレス
をアドレスレジスタ18に」込み、またポインタ回路2
0aは最初の内部レジスタ14aの選択状態に初期設定
される。更に、外部記憶装置12かうのデータバス10
による転送データのパリティエラーを検出するためパリ
ティエラー検出回路22aが設けられている。
Further, an address register 18 and a pointer circuit 20a are connected to the processor 16a, and the processor 16a stores the initial address in the address register 18 when reading the external storage device 12, and also stores the initial address in the address register 18 when accessing the external storage device 12.
0a is initialized to the selected state of the first internal register 14a. Furthermore, an external storage device 12 and a data bus 10
A parity error detection circuit 22a is provided to detect parity errors in the transferred data due to the transfer data.

このような構成に加えて本発明にあってはf、パリティ
エラー検出回路22aのエラー検出出力をカウントアツ
プ禁止信号としてアドレスレジスタ1B及びポインタ回
路20aに与えている。
In addition to such a configuration, in the present invention, the error detection output of the parity error detection circuit 22a is applied as a count-up prohibition signal to the address register 1B and the pointer circuit 20a.

即ち、アドレスレジスタ18及びポインタ回路20aは
パリティエラーが検出されないときには、内部レジスタ
14a〜14nのいずれか1つに対するデータ転送毎に
カウントアツプされて次のアドレス及び内部レジスタを
選択するようになるが、パリティエラー検出回路22a
でパリティエラーが検出されたときには、カウントアツ
プ禁止信号を受けることでアドレスレジスタ18及びポ
インタ回路20aのカウントアツプが禁止され、パリテ
ィエラーを発生したポイントがそのまま維持されるよう
になる。
That is, when no parity error is detected, the address register 18 and pointer circuit 20a are counted up each time data is transferred to any one of the internal registers 14a to 14n, and the next address and internal register are selected. Parity error detection circuit 22a
When a parity error is detected, the address register 18 and pointer circuit 20a are inhibited from counting up by receiving a count-up prohibition signal, and the point where the parity error occurs is maintained as it is.

更に、本発明にあっては、パリティエラー検出回路22
aのエラー検出出力を入力してエラーポイントからのデ
ータ転送再開を行なわせるリセット信号を生成するエラ
ーリセット生成回路24aが設けられ、エラーリセット
・生成回路24aのリセット出力はリトライカウンタ2
6を経由してプロセッサ16aに与えられ、そのエラー
リセット生成回路24.8からのリセット出力を受けた
プロセッサ16aがエラー発生ポイントからのデータ転
送再開、即らりトライのオペレーションを行なうように
なる。
Furthermore, in the present invention, the parity error detection circuit 22
An error reset generation circuit 24a is provided which inputs the error detection output of the error point a and generates a reset signal for resuming data transfer from the error point.
6, and the processor 16a, which receives the reset output from the error reset generating circuit 24.8, resumes data transfer from the error occurrence point, that is, performs a try operation.

す1へライカウンタ26はエラーリセット生成回路24
aのリセット出力を計数しており、予め定めた8″1数
値に達するとオーバーフロー出力を生じてプロセッサ1
6aに対しリトライ中止等の通知を行ない、同じデータ
転送でのパリティエラーの再発によるリトライのループ
化を防止できるようにしている。
The error reset generation circuit 24
The reset output of a is counted, and when it reaches a predetermined value of 8″1, an overflow output is generated and the processor 1
6a is notified of cancellation of retry, etc., to prevent a retry loop due to recurrence of a parity error in the same data transfer.

次に、第3図の動作タイムチャートを参照して第2図の
実施例の動作を説明する。
Next, the operation of the embodiment shown in FIG. 2 will be explained with reference to the operation time chart shown in FIG.

まず、プロセッサ16aが外部記憶装置12に対し例え
ばリードオペレーションを実行する場、合、まず初期設
定でアドレスレジスタ18に外部記憶装置12の初期ア
ドレスを、リトライカウンタ26にリトライ回数を設定
する。
First, when the processor 16a executes, for example, a read operation on the external storage device 12, it first sets the initial address of the external storage device 12 in the address register 18 and the number of retries in the retry counter 26 as initial settings.

このようなイニシセルセットが済んだ後、プロセッサ1
6aに対しリードオペレーションを起動させると、プロ
セッサ16aは制御線(図示せず)を通じて外部記憶装
置12にメモリセレクト及びメモリリートを発行し、同
時にアドレスバス28を使用して最初のアドレスデータ
「X“20゛」を与えていることから、対応するアドレ
スから読出されたデータ1がデータパスコ0を介してポ
インタ回路20aにより選択状態にある内部レジスタ1
4aに転送されて格納される。
After completing this initial cell set, processor 1
6a, the processor 16a issues memory select and memory REET to the external storage device 12 through a control line (not shown), and at the same time uses the address bus 28 to write the first address data "X". 20'', data 1 read from the corresponding address is transferred to the internal register 1 selected by the pointer circuit 20a via the data path code 0.
4a and stored.

この最初のデータ転送が終了すると、プロセッサ16a
はアドレスレジスタ18及びポインタ回路20aのそれ
ぞれにカウントアツプ信号を出力し、そのためアドレス
レジスタ18のアドレス値はrX ’20’ Jから「
X“21′」となり、またポインタ回路20aのポイン
タ値は内部レジスタ14aのポインタ値から内部レジス
タ14bのポインタ値に切換わる。
Once this initial data transfer is complete, processor 16a
outputs a count-up signal to each of the address register 18 and pointer circuit 20a, so the address value of the address register 18 changes from rX '20' J to '
X"21'", and the pointer value of the pointer circuit 20a is switched from the pointer value of the internal register 14a to the pointer value of the internal register 14b.

このようにアドレスレジスタ18及びポインタ回路20
aのカウントアツプが終了すると、プロセッサ16は再
び外部記憶装置12にメモリセレクトとメモリリードを
行ない、2番目のリードデータがデータパスコ0を介し
て選択状態にある内部レジスタ14bに転送格納される
In this way, address register 18 and pointer circuit 20
When the count-up of a is completed, the processor 16 again performs memory selection and memory read on the external storage device 12, and the second read data is transferred and stored in the selected internal register 14b via the data pathco 0.

しかしながら、この内部レジスタ14bにQ=Jするデ
ータ転送でパリティエラー検出回路22aかパリティエ
ラーを検出したとすると、パリデイエラー検出回路22
aよりパリティエラー検出出力としてのカウントアツプ
禁止信号かアドレスレジスタ18及びポインタ回路20
aに出力され、アドレスレジスタ18のアドレス(直は
「X“21′」に保持され、またポインタ回路20aの
ポインタ値のレジスタ14bの選択状態に保持される。
However, if the parity error detection circuit 22a detects a parity error in the data transfer of Q=J to the internal register 14b, then the parity error detection circuit 22a detects a parity error.
From a, a count-up prohibition signal as a parity error detection output or address register 18 and pointer circuit 20
The address (direct) of the address register 18 is held at "X"21'", and the pointer value of the pointer circuit 20a is held in the selected state of the register 14b.

同時にパリティエラー検出回路22aのエラー検出出力
はエラーリセット生成回路24aにも与えられ、エラー
リセット生成回路24はパリティエラー信号の立上がり
から所定時間後にエラーリセット信号をり1〜ライカウ
ンタ26を経由してプロセッサ16aに出力し、このエ
ラーリセット信号を受けたプロセッサ16aが外部記憶
装置12にメモリリート]・及びメモリリードを発行す
る。このときアドレスレジスタ18及びポインタ回路2
0aはパリティエラーを発生したアドレス値[X’21
’J及び内部レジスタ14bのポインタ値に保持されて
いるため、同じアドレスrX’21’」から読出された
データ2の内部レジスタ14− bに対するデータ転送
が行なわれる。このりトライオペレーションでパリティ
エラーが検出されなければプロセッサ゛16aはアドレ
スレジスタ18及びポインタ回路20aにカウントアツ
プ信号を出力して次のアドレス値「X“22′」及び内
部レジスタ14Cを〕パ択り−るポインタ値を設定する
ようになる。
At the same time, the error detection output of the parity error detection circuit 22a is also given to the error reset generation circuit 24a, and the error reset generation circuit 24 sends the error reset signal via the counter 26 to The error reset signal is output to the processor 16a, and the processor 16a, which receives this error reset signal, issues a memory REET] and a memory read to the external storage device 12. At this time, address register 18 and pointer circuit 2
0a is the address value [X'21
'J and the pointer value of internal register 14b, data 2 read from the same address rX'21' is transferred to internal register 14-b. If no parity error is detected in the try operation, the processor 16a outputs a count-up signal to the address register 18 and the pointer circuit 20a, and selects the next address value "X"22'" and the internal register 14C. The pointer value will be set.

以下、最終データの転送が終了するまで同様な処理が繰
返される。
Thereafter, similar processing is repeated until the transfer of the final data is completed.

一方、パリティエラー検出回路22aによるパリティエ
ラーの検出でエラー発生ポイントから再度データ転送を
再開しても再びパリティエラーが検出され、パリティエ
ラーの検出に基づくりトライオペレーションが繰返され
るような致命的なエラーを生じていた場合には、エラー
リセット生成回路24のリセット出力に基づくり1〜プ
ライ数かリトライカウンタ26で’ ri’を数aれ、
リトライカウンタ26の計数値が設定値に達するとプロ
セッサ16aに対しオーバーフロー信号が発せられる。
On the other hand, even if the parity error detection circuit 22a detects a parity error and restarts data transfer from the point where the error occurred, the parity error will be detected again, resulting in a fatal error in which the try operation is repeated based on the detection of the parity error. If this occurs, the retry counter 26 counts 'ri' based on the reset output of the error reset generation circuit 24 or the number of plies.
When the count value of the retry counter 26 reaches a set value, an overflow signal is issued to the processor 16a.

このリトライカウンタ26からのオーバーフロー信号を
受けたプロセッサ−168は同じデータ転送をリトライ
カウンタ26の設定(向弁だけ繰返しても正常なデータ
転送ができないことから、ハードエラー等の致命的なエ
ラーか生じたものと判断し、リトライオペレーションを
中止してその旨をオぺレータ等に通知するようになる。
Upon receiving this overflow signal from the retry counter 26, the processor 168 performs the same data transfer by setting the retry counter 26. It is determined that the retry operation has occurred, and the retry operation is canceled and the operator etc. is notified of this fact.

このため恒久的にパリティエラーを発生するようなデー
タ転送の異常が生ずることでリトライオペレーションが
ループ化されて他の処理ができなくなってしまうことを
未然に防ぐことができる。
Therefore, it is possible to prevent a retry operation from becoming a loop due to a data transfer abnormality that permanently generates a parity error, thereby preventing other processing from being possible.

尚、上記の実施例は外部記憶装置12に対するリードオ
ペレーションを例にとるものであったが、槽数の内部レ
ジスタ148〜14rlに格納したデータを外部記憶装
置12に占込むライトオペレーションのための連続デー
タ転送についても、パリティエラーを検出したときには
エラー発生ポイントから外部記憶装置12に対するデー
タ転送を再開するようになる。
Although the above embodiment takes the read operation to the external storage device 12 as an example, the continuous write operation for occupying the external storage device 12 with the data stored in the internal registers 148 to 14rl of the number of tanks. Regarding data transfer, when a parity error is detected, data transfer to the external storage device 12 is restarted from the point where the error occurred.

[発明の効果] 以上説明してきたように本発明によれば、パリティエラ
ーを検出したときにはエラー発生ポイントからデータ転
送を再開するため、それまでに正常に転送されたデータ
を重複して転送する必要がなくなり、パリティエラー発
生時の時間的な損失を最小限に抑えることができる。
[Effects of the Invention] As explained above, according to the present invention, when a parity error is detected, data transfer is restarted from the point where the error occurred, so there is no need to redundantly transfer data that has been successfully transferred up to that point. This eliminates the loss of time when a parity error occurs, and minimizes the time loss when a parity error occurs.

また、パリティエラーが発生したときのエラー発生ポイ
ントからのデータ転送の再開はパリティエラー検出出力
に基づいてアドレスレジスタ及びポインタのカウントア
ツプを禁止するだけで済むことから制御部の負担を小さ
くできる。
Furthermore, when a parity error occurs, resuming data transfer from the error occurrence point can be done by simply prohibiting the address register and pointer from counting up based on the parity error detection output, thereby reducing the burden on the control section.

更に、致命的なエラー発生については所定回数のりトラ
イを検出して制御部に通知することから、リトライのル
ープ化ににり他の処理ができなくなってしまうことを未
然に防止できる。
Furthermore, in the event of a fatal error, a predetermined number of retries are detected and the controller is notified, thereby preventing other processing from becoming impossible due to a retry loop.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の原理説明図: 第2図は本発明の実施例構成図: 第3図は本発明の動作タイムチャート:第4図は従来方
式の説明図である。 図中、 10:データパス 12:外部記憶装置 14a〜14n:内部レジスタ 16二制御部 16a:プロセッサ 18ニアドレスレジスタ 20:ポインタ 20a :ポインタ回路 22:パリティエラー検出部 22a:パリティエラー検出回路 24:エラーリセット生成部 24a:エラーリセット生成回路 26:リトライカウンタ 28:アドレスバス
FIG. 1 is an explanatory diagram of the principle of the present invention; FIG. 2 is a configuration diagram of an embodiment of the present invention; FIG. 3 is an operation time chart of the present invention; and FIG. 4 is an explanatory diagram of a conventional system. In the figure, 10: Data path 12: External storage devices 14a to 14n: Internal register 16 2 Control unit 16a: Processor 18 Near address register 20: Pointer 20a: Pointer circuit 22: Parity error detection unit 22a: Parity error detection circuit 24: Error reset generation section 24a: Error reset generation circuit 26: Retry counter 28: Address bus

Claims (3)

【特許請求の範囲】[Claims] (1)データバス(10)を介して外部記憶装置(12
)に接続されたデータバス幅の整数倍の容量をもつ複数
の内部レジスタ(14a〜14n)を備え、制御部(1
6)により前記外部記憶装置(12)のアドレスを指定
するアドレスレジスタ(18)及び前記内部レジスタ(
14a〜14n)を選択するポインタ(20)のそれぞ
れをデータ転送毎にカウントアップして連続的にデータ
転送を行ない、更に前記転送データのパリテイエラーを
検出するパリテイエラー検出部(22)を備えたシステ
ムであつて、前記パリテイエラー検出部(22)でパリ
テイエラーが検出された時に、前記アドレスレジスタ(
18)及びポインタ(20)のカウントアップを禁止し
、次のデータ転送をエラー発生ポイントから再開するよ
うにしたことを特徴とする連続データ転送方式。
(1) External storage device (12) via data bus (10)
) is equipped with a plurality of internal registers (14a to 14n) having a capacity that is an integral multiple of the data bus width, and
6), an address register (18) that specifies the address of the external storage device (12) and the internal register (
14a to 14n) are incremented each time data is transferred to continuously transfer data, and further includes a parity error detection unit (22) that detects a parity error in the transferred data. When a parity error is detected by the parity error detection section (22), the system is equipped with the address register (22).
18) and pointer (20) are prohibited from counting up, and the next data transfer is restarted from the point where an error occurs.
(2)前記エラー発生ポイントからのデータ転送再開は
、前記パリテイエラー検出部(22)のエラー検出出力
からリセット信号を生成するエラーリセット生成部(2
4)を設け、該エラーリセット生成部(24)のリセッ
ト出力に基づいて前記制御部(16)がエラー発生ポイ
ントからのデータ転送を再開することを特徴とする特許
請求の範囲第1項記載の連続データ転送方式。
(2) Resume data transfer from the error occurrence point by an error reset generation unit (2) that generates a reset signal from the error detection output of the parity error detection unit (22).
4), and the control unit (16) restarts data transfer from the error occurrence point based on the reset output of the error reset generation unit (24). Continuous data transfer method.
(3)前記エラーリセット生成部(24)のリセット出
力を計数するリトライカウンタ(26)を設け、該リト
ライカウンタ(26)の計数値が所定値に達したときに
前記制御部(16)にリトライ中止等を通知するように
したことを特徴とする特許請求の範囲第1項記載の連続
データ転送方式。
(3) A retry counter (26) is provided for counting the reset output of the error reset generation section (24), and when the count value of the retry counter (26) reaches a predetermined value, the control section (16) is given a retry counter. The continuous data transfer system according to claim 1, characterized in that notification of cancellation, etc. is provided.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8141057B2 (en) 2001-02-16 2012-03-20 Sony Corporation Data processing apparatus and associated method

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