JPH01161535A - 論理型言語処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は論理型言語処理装置、特に単一化処理装置に
関する。

（従来の技術） 論理型言語については従来、ν、Ｐ、Ｃ１ｏｅｋｓｉｎ
及びＣ，Ｓ、　Ｍｅｌｌｌｓｈ著のｒ　Ｐ　ｒｏｇｒａ
ｍｍｉｎｇ　ＩｎＰｒｏｌｏｇＪが、また論理型言語の
処理方法についてはＤ　ａｖｉｄ　　Ｉ１、Ｄ、Ｗ　ａ
ｒｒｅｎ著のｒ　ＩＭＰＬＥＭＥＮＴＩＮＧＰＲＯＬＯ
Ｇ−ｃｏｍｐｉｌｉｎｇ　ｐｒｅｄｌｃａｔｅ　ｌｏｇ
ｉｃ　ｐｒｏｇｍａｍｓ（Ｄ、Ａ、１．Ｒｅ５ｃｒｃｈ
　　Ｒｅｐｏｒｔ　Ｖｏ１、　　１−２　　Ｎｏ　。

３９−４０．　　Ｕｎｉｖ　、　ｏｆ’　　Ｅｄｉｎｂ
ｕｒｇｈ、　Ｍａｙ１９７７）Ｊ等に記載されている。

論理型言語処理における単一化はゴールと、それと同一
の述語名の左辺を持つ節のヘッダとの間の引数の一致を
試みる操作である。ゴール側の引数とヘッダ側の引数と
の単一化は双方の値が定まっている場合には等しいか否
かのチエツクで行われ、そうでない場合には例えばＩＣ
０ＴのＰＳＩマシンのように一方の変数情報の格納場所
（変数セル）から他方の変数情報の格納場所へのポイン
タを張ることで行われることが多い。

従来、引数間の単一化処理を行なう論理型言語処理装置
としては、比較器、マルチプレクサ、レジスタ、記憶装
置等をバスで接続したものが使用されている。

他方、特殊な記憶装置として連想メモリがスタックの構
築やプログラムの一括検索等のために用いられている。

そして、この連想メモリの論理型言語処理への適用につ
いては、長沼他による「連想メモリを用いたＰ　ｒｏｌ
ｏｇマシンの構成法（情報処理学会量２８目金国大会５
Ｆ−１０゜１９８４）Ｊや、大久保他による「連想メモ
リを利用した高速単一化アルゴリズム　（情報処理学会
節３３口金国大会４Ｂ−７，１９８６）Ｊ等で発表され
ている。前者の文献によると、引数処理部は連想メモリ
から作られたバインド情報スタック、プログラム格納用
の引数格納ＲＡＭ、引数の種類と内容を比較する引数比
較回路、構造体アクセス・スタック、制御回路等で構成
されており、引数間の単一化処理は以下のように行われ
ている。

■　バインド操作の対称となる引数の一方を引数格納Ｒ
ＡＭより順次転送し、バインド情報スタックを通すこと
により最新の状態に置換える。

■　その引換えた引数と引数格納ＲＡＭから取り出した
もう一方の引数を引数比較回路に送ることにより新たに
バインド情報を作り、それをバインド情報スタックに格
納する。

ところが、上記のように連想メモリから作られたバイン
ド情報スタックを有する引数処理部で引数間の単一化処
理を行なう場合には、１つの引数の単一化処理のために
、プログラムの格納場所や変数に束縛されている値の格
納場所と比較回路等との間のバス転送を行なう必要があ
り、処理効率が悪いという問題がある。また、一般に引
数同士の単一化操作を並列に実行する場合、複数のプロ
セスで変数を共有する事態が生じる。

このため、プロセス間通信や束縛結果のｃｏｎｆｌｌｃ
ｔｒｅｓｏｌｕｔｉｏｎ　　（衝突の解消）といった高
度な処理により束縛結果の一貫性を保つ工夫が必要にな
るという問題がある。

（発明が解決しようとする問題点） このように従来の論理型言語処理システムにおける引数
の単一化処理では、プログラムや各値のバス転送を行な
う必要があるために処理効率が悪化するという問題があ
り、また単一化処理を並列に実行しようとする場合に複
雑な処理が必要になるという問題がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、バス転送を極力避けることができし
かも単一化処理の並列実行を簡単に行なうことができる
論理型言語処理装置を提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の論理型言語処理装置は、複数の信号線からな
る集合１と、上記集合１の信号線と交差するように設け
られた複数の信号線か°らなる集合２と、上記集合１と
集合２の信号線の各交差部にそれぞれ設けられ両信号線
を電気的もしくは論理的に接続するか否かを決定するた
めの論理情報を記憶する記憶回路と具備し、述語の各引
数に上記集合１の一つの信号線を割当て、同一の変数を
共有する引数に対応した上記集合１の信号線をａ１、ａ
２．・・・ａｎとし、上記集合２の一つ信号線をｂとす
ると、信号線ａ１、ａ２．・・・ａｎそれぞれと信号線
すの交差部にそれぞれ設けられる記憶回路に記憶される
論理値を真とし、信号線ａ１、ａ２゜・・・ａｎを除く
集合１の信号線と信号線すの交差部にそれぞれ設けられ
る記憶回路に記憶される論理値を偽とすることを特徴と
する。

（作用） この発明の論理型言語処理装置では、プログラムにおけ
る引数情報をビットパターンとして保持し、これらの情
報を集合１と集合２の信号線あ各交差部にそれぞれ設け
られた記憶回路に記憶させること、により、引数同士の
単一化処理を行なう。

２つの引数または変数の間には束縛関係があるか否かは
、それらに対応する信号線同士が記憶回路の記憶情報に
基づいて電気的もしくは論理的に接続されるか否かで判
断される。

（実施例） 以下・、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明の論理型言語処理装置で使用される処
理回路の構成を示す回路図である。この処理回路には信
号線の集合１と、この集合１の信号線と交差するように
設けられた信号線、の集合２が設けられている。さらに
集合１と集合２の信号線の各交差部にはそれぞれ１個の
記憶回路１０が設けられており、これら各記憶回路ｌＯ
には予めビットパターンに変換されたプログラム上の引
数情報がデータシフト回路を介して供給され、これらの
情報が各記憶回路ｌＯに記憶されるようになっている。

そして、各記憶回路１０に記憶されている真（Ｔ）もし
くは偽（Ｆ）の論理情報に基づいて、対応する集合１の
信号線と集合２の信号線が接続されるようになっている
。ここでいう°信号線の接続とは、電気的な接続のみで
はなく論理的な接続も含むものである。

次に、上記第１図のような構成の処理回路を用いて論理
型言語処理における引数の単一化処理を行なう場合を説
明する。まず、以下のようなプログラム処理を上記処理
回路で実現する場合を考える。

（１）　　　・・・、Ｐ　（Ａ、Ｂ、Ａ）、　　・・・
（２）　　　　　Ｐ　（Ｃ，Ａ、Ａ）ニー・・・このプ
ログラムは、（１）のステップのゴールと（２）のステ
ップの節のヘッダとの間の単一化を行なうものである。

まず、プログラムをコンパイルして（１）、（２）のス
テップを第２図、第゛３図に示すような記憶回路１０の
ビットパターンに変換しておく。

第２図の処理回路では、集合１の各信号線に述語の引数
１．２．３をそれぞれ割当て、同一の変数（Ａ）を共有
する引数に対応した集合１の信号線をａ１、ａ２とし、
これらと交差する集合２の信号線をｂとすると、集合ｌ
の信号線ａ１、ａ２と集合２の信号１ｂの交差部に設け
られている記憶回路ｌＯにはそれぞれ真（Ｔ）の論理値
を記憶させ、集合ｌのａｉ、ａ２以外の信号線と集合２
の信号線すの交差部に設けられている記憶回路ｉｏには
偽（Ｆ）の論理値を記憶させる。このような記憶状態の
ときは、集合１の信号線ａ１、ａ２それぞれと集合２の
信号線すとの間が接続されるが、第３図の処理回路の場
合にも、集合１の信号線ａ１、ａ２それぞれと集合２の
信号線すとの間が単一化の試行時には、上記記憶回路Ｉ
Ｏに記憶させるビットパターンを、それぞれ第１番目の
引数に対応した信号線が共通になるように記憶させるか
、もしくは記憶させた後に同じ位置の引数の信号線同士
を接杖する。この操作により、単一代役に直接、間接的
に束縛されているべきローカル変数を持つ引数同士に対
応した信号線は接続状態にされる。

上記実施例装置では、構造データの処理を除き、引数同
士の単一化に複雑な処理を必要としない。

そして、単一化が可能な場合、ビットパターンに変換さ
れたプログラムを記憶回路ｌＯの適当な場所に記憶させ
るだけで、バス転送を行なわずに単一化を行なうことが
できる。また、記憶回路ＩＯは規則的構造となるためＬ
ＳＩ化し昌い。さらに、単一化を試みている引数中のど
の変数が束縛されているかを瞬時に知ることができるが
、この処理以外の単一化処理は並列化が８易である。

第４図はこの発明の他の実施例に係る処理回路の構成を
示す回路図である。この実施例の処理回路では、プログ
ラムの述語の各引数に前記集合２の信号線を割当てるよ
うにしたものである。例えば前記プログラムの（１）の
ステップを実現する際には、集合１及び集合２それぞれ
の各信号線に述語の引数１．２．３をそれぞれ割当て、
変数を共有する引数に対応した集合１の信号線を８１、
ａ２、変数を共有する引数に対応した集合２の信号線を
ｂ１、ｂ２とした場合に、同じ引数に対応する集合１の
信号線と集合２の信号線の交差部に設けられている各記
憶回路１Ｏ−ＩＬ　１０−２２．１０−３３それぞれに
は真（Ｔ）の論理値を記憶させ、かつ信号線ａ　１　、
ａ　２それぞれと信号線ｂ１、ｂ２それぞれの交差部に
設けられている記憶回路１０−１１゜１Ｏ−３Ｌ　１０
−１３．１Ｇ−８３それぞれにも真（Ｔ）の論理値を記
憶さ−せるようにしたものである。

上記以外の各記憶回路１０−２１．１０−１２．１０−
８２．１０−２２それぞれには偽（Ｆ）の論理値が記憶
される。

第５図はこの発明のさらに他の実施例に係る処理回路の
構成を示す回路図である。この実施例の処理回路では、
プログラムの述語の引数として現われる各変数に前記集
合２の信号線を割当てるようにしたものである。例えば
前記プログラムの（１）のステップを実現する際には、
集合１の各信号線に述語の引数１．２．３をそれぞれ割
当て、同じ変数例えばＡを共有する集合１の信号線をａ
１、ａ２とし、この変数Ａに対応する集合２９信号線を
ｂｌとした場合に、集合２の信号線ｂ１について、信号
線ａ１、ａ２それぞれと信号線ｂ１の信号線の交差部に
設けられている各記憶回路ｔｏ−ｔｔ、１０−３１それ
ぞれには真（Ｔ）の論理値を記憶させ、かつａ１、ａ２
を除く集合１の信号線と信号線ｂ１の交差部に設けられ
ている記憶回路１０−２１には偽（Ｆ）の論理値を記憶
させ、他方の変数Ｂに関しても同様にして記憶回路１０
−２２には真（Ｔ）の論理値を、記憶回路ＬＯ−１２及
びＩＱ−３２には偽（Ｆ）の論理値を記憶させるように
したものである。

第６図及び第７図はそれぞれ上記各実施例の変形例の構
成を示す回路図である。これらの各変形例回路は、上記
各実施例の処理回路を使用して単一化を行なう際に、ヘ
ッダ側とゴール側のビットパターンの位置を動かさず、
その代わりに迂回接続を行なうことによって同様の結果
を得るようにしたものである。

第６図の回路において、２１はゴールの引数に対応する
信号線の集合であり、２２はヘッダの引数に対応する信
号線の集合である。ここで再集合の信号線を交差させ、
かつそれぞれの交差位置に前記と同様の記憶回路を設け
、同じ引数に対応する信号線の交差部に設けられている
記憶回路に対して真（Ｔ）の論理値を記憶させるように
したものである。なお、図中の丸印はそこに配置された
記憶回路に真（Ｔ）の論理値が記憶されており、そこで
交差する二つの信号線が接続されることを意味している
。

第７図の回路では、ゴールの引数に対応する信号線の集
合２１とヘッダの引数に対応する信号線の集合２２とが
信号線の分断領域２３を介して隣接して設けられている
場合である。この場合には再集合２１、２２の信号線そ
れぞれと交差するような信号線の集合２４を新たに設け
、この集合２４と集合２１．２２それぞれの交差位置に
前記と同様の記憶回路を設け、同じ引数に対応する信号
線の交差部に設けられている記憶回路に対して真（Ｔ）
の論理値を記憶させるようにしたものである。なおこの
場合にも、図中の丸印はそこに配置された記憶回路に真
（Ｔ）の論理値が記憶されており、そこで交差する二つ
の信号線が接続されることを意味している。

また、第６図及び第７図にそれぞれ示すように、迂回接
続を行なう部分での記憶回路における記憶状態は対角線
状のビットパターンで実現される。

第８図は上記各実施例及び変形例回路で使用される記憶
回路（例えば、第１図中の符号１０）及びその制御回路
部分の具体的構成を示す回路図である。図において、３
１及び３２はそれぞれ前記集合１．２の一つの信号線で
ある。上記信号線３１と接地電位との間にはＮチャネル
ＭＯＳトランジスタ３３が挿入されており、このトラン
ジスタ３８のゲートにはバッファ回路３４を介してデー
タＤＡＴが供給される。上記信号線３１と電源電位ＶＣ
Ｃとの間にはＰチャネルＭＯＳトランジスタ３５が挿入
されており、このトランジスタ３５のゲートにはプリチ
ャージ信号ＰＣが供給される。また、上記信号線３１と
接地電位ＶＳＳとの間には２個のＮチャネルＭＯＳトラ
ンジスタａｅ、　ｓｒ４＜直列に挿入されており、一方
のトランジスタ３Ｂのゲートには上記プリチャージ信号
ＰＣが供給される。

上記信号線８２と電源電位ｖｃｃとの間にはＰチャネル
ＭＯ３）ランジスタ３８が挿入されており、このトラン
ジスタ３８のゲートには上記ブリチャージ信号Ｖでか供
給される。また、この信号線杼と接地電位ｖ漏との間に
は２個のＮチャネルＭＯＳ）ランジスタ３９．４０が直
列に挿入されでおり、一方のトランジスタ３９のゲート
には上記プリチャージ信号ＰＣが供給される。

さらに上記信号線３１と前記記憶回路１０に対応したメ
モリセル４１との間にはＮチャネルＭＯＳ）ランジスタ
４２が挿入されており、このトランジスタ４２のゲート
には書込み信号ＷＲが供給される。

上記信号線３２の信号は反転された状態で２人力ＡＮＤ
ゲート回路４３に一方入力として供給される。

このＡＮＤゲート回路４３には他方入力として上記メモ
リセル４１の出力が供給され、このＡＮＤゲート回路４
３の出力は上記トランジスタ３７のゲートに供給される
。さらに、上記信号線３１の信号は反転された状態で２
人力ＡＮＤゲート回路４４に一方入力として供給される
。このＡＮＤゲート回路４４には他方入力として上記メ
モリセル４１の出力が供給され、このＡＮＤゲート回路
４４の出力は上記トランジスタ４０のゲートに供給され
る。

このような構成でなる回路は、まず始めに全体の初期化
が行われる。この初期化はプリチャージ信号ＶでをＬレ
ベルに設定することで行われる。

信号ＰＣがＬレベルに設定されると、トランジスタ３５
．３８が導通することにより、信号線３１．３２はそれ
ぞれ電位ｖｃｃ、すなわちＨレベルに設定される。

メモリセル４１に対するデータの書込みは、初期化後に
バッファ回路３４にデータＤＡＴを供給すると共にトラ
ンジスタ４２のゲートに書込み信号ＷＲを供給し、かつ
メモリセル４１のワード線（図示せず）を選択すること
により行われる。例えば、デ−タＤＡＴがＨレベルの場
合にはトランジスタ３３が導通し、初期化の際にＨレベ
ルに設定された信号線３１の電位がＬレベルに低下する
。このとき、信号ＷＲに基づいて導通しているトランジ
スタ４２を介してメモリセル４１にはＬレベルのデータ
が書き込まれる。これに対し、データＤＡＴがＬレベル
の場合にはトランジスタ３３は非導通となり、初期化後
のＨレベルのデータがメモリセル４１に書き込まれる。

メモリセル４１に対してデータ書き込みを行なった後、
信号線３１と３２の接続、非接続は次のようにして行わ
れる。まず、始めに上記と同様に初期化が行われ、信号
線３１．３２が共にＨレベルに設定される。この後、バ
ッファ回路３４にＨレベルのデータＤＡＴが供給される
と、信号線３１はＨレベルからＬレベルに反転する。こ
のとき、メモリセル４１にＨレベルが記憶されていれば
、ＡＮＤゲート回路４４の出力がＨレベルとなり、これ
によりトランジスタ４０が導通する。このときは既にプ
リチャージ信号ＹでかＨレベルとなっており、トランジ
スムレベルに反転すると、ＡＮＤゲート回路４３の出力
がＨレベルとなり、これによりトランジスタ３７が導通
ずる。このとき、上記トランジスタ材と同様にトランジ
スタ３６は既に導通しているので、信号線３１はＬレベ
ルに固定される。このようにメモリセル４１にＨレベル
が記憶されてい場合には、信号線３１のデータが信号線
３２に伝えられたことになり、両信号線は接続された状
態とみなすことができる。

他方、メモリセル４１にＬレベルが記憶されている場合
に、信号線３１がＬレベルに低下してもＡＮＤゲート回
路４４の出力はＬレベルのままとなり、トランジスタ４
０は非導通の状態のままである。

従って、この場合には信号線３１のデータは信号線３２
には伝えられず、両信号線は非接続状態とみなすことが
できる。

第９図は上記各実施例及び変形例回路で使用される記憶
回路及びその制御回路部分の他の具体的構成を示す回路
図である。上記第８図の回路の場合には初期化の際に信
号線３１．３２を共にＨレベルに設定するようにしてい
たが、この回路では初期化の際に信号線３１をＨレベル
に、信号線３２をＬレベルにそれぞれ設定するようにし
たものである。

このため、第８図回路中のＰチャネルＭＯ３）ランジス
タ３８．２個のＮチャネルＭＯ５）ランジスタ３９．４
０の代わりにＮチャネルＭＯＳトランジスタ４６．２個
のＰチャネルＭＯＳトランジスタ４７．４８をそれぞれ
設けると共に、ＡＮＤゲート回路４４の代わりにＮＡＮ
Ｄゲート回路４９を設けるようにしている。

上記トランジスタ４６は接地電位ＶＳＳと信号線３２と
の間に挿入され、そのゲートには前記プリチャージ信号
Ｙでと逆相の信号ＰＣが供給される。

２個のＰチャネルＭＯ５）ランジスタ４７．４８は電源
電位ＶＣＣと信号線３２との間に挿入され、トランジス
タ４７のゲートには信号ＰＣが、トランジスタ４８のゲ
ートには上記ＮＡＮＤゲート回路４９の出力が供給され
る。

なお、この回路の動作は初期化の際に信号線３１がＨレ
ベルに、信号線３２がＬレベルにそれぞれ設定されるこ
と以外は第８図回路の場合と同様である。上記第８図及
び第９図回路は集積回路中で実現されている。

ところで、上記各実施例回路及び変形例回路において、
集合１もしくは集合２の信号線を極めて長く延長すると
、負荷容量の増大によりその信号線における信号の伝達
速度が遅くなる場合がある。

このような場合には信号線の途中に第１０図に示すよう
な分断回路５０を設けるようにすればよい。

ここで、５１．５２は分断回路５０で分断される信号線
であり、一方の信号線５１の初期状態は正論理でＨレベ
ルであり、他方の信号線５２の初期状態は正論理でＬレ
ベルである。

分断回路５０は、電源電位ＶＣＣと一方の信号線５１と
の間に直列に挿入された２個のＰチャネルＭＯ３）ラン
ジスタ５３．５４と、接地電位ＶＳＳと他方の信号線５
２との間に直列に挿入された２個のＮチャネルＭＯＳト
ランジスタ５５．５６とから構成されている。上記トラ
ンジスタ５３のゲートには分断信号ＳＥＰが、トランジ
スタ５５のゲートニハ分断信号ＳＥＰの逆相信号ＳＥＰ
がそれぞれ供給され、トランジスタ５４のゲートには信
号線５２の信号が、トランジスタ５６のゲートには信号
線５１の信号それぞれ供給される。

このような構成において、分断信号ＳＥＰとその逆相信
号ＳＥＰがＬレベル、Ｈレベルの非分断時にはトランジ
スタ５Ｂ、５５が導通する。このとき、初期状態から信
号線５１がＨレベルに反転すると、トランジスタ５６が
導通して他方の信号線５２は初期のＨレベルからＬレベ
ルに反転する。また、信号線５２がＬレベルに反転する
ことによってトランジスタ５４が導通し、信号線５１は
導通しているトランジスタ５（，５４を介してＨレベル
に設定され、信号線５１のＨレベルが加速、強化される
。すなわち、この場合に両信号線５１．５２は接続状態
となる。

また、分断信号ＳＥＰとその逆相信号ＳＥＰがＨレベル
、Ｌレベルの分断時にはトランジスタ５３．５５が非導
通となり、信号線５１．５２は電源電位Ｖ　ＣＣｓ接地
電位ＶＳＳとは接続されないため、両信号線間では信号
の伝達は行われず、非接続状態となる。

このような分断回路を用いることによって信号の伝達速
度を速くすることができる他に、信号線の分断により、
一つの処理回路を２つに分けて使用することができる等
、自由な使用が可能となる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記各実施例では集合１及び２の各信号線に電気信号を
供給する場合について説明したが、これは光集積回路を
使用し、光信号を入力するようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、バス転送を極力
避けることができしかも単一化処理の並列実行を簡単に
行なうことができる論理型言語処理装置を提供すること
ができる。

【図面の簡単な説明】

第１図はこの発明の論理型言語処理装置で使用される処
理回路の構成を示す回路図、第２図及び第３図はそれぞ
れ上記第１図回路を用いた処理回路の回路図、第４図は
この発明の他の実施例に係る処理回路の構成を示す回路
図、第５図はこの発明のさらに他の実施例に係る処理回
路の構成を示す回路図、第６図及び第７図はそれぞれ上
記各実施例の変形例の構成を示す回路図、第８図は上記
各実施例及び変形例回路で使用される一部回路の具体的
構成を示す回路図、第９図は上記各実施例及び変形例回
路で使用される一部回路の第８図とは異なる具体的構成
を示す回路図、第１０図は上記各実施例回路及び変形例
回路で使用される一部回路の具体的構成を示す回路図で
ある。 １０・・・記憶回路、２１．２２・・・信号線の集合、
８１・・・集合１の信号線、３２・・・集合２の信号線
、４１・・・メモリセル。 出願人代理人　　弁理士　鈴江武彦 第　７　図 第２　「 第３０ 第４０ 第６１１：Ｉ　　　　　　　　第７０ 第８　ロ

Claims (9)

【特許請求の範囲】
1. （１）複数の信号線からなる集合１と、上記集合１の信
   号線と交差するように設けられた複数の信号線からなる
   集合２と、上記集合１と集合２の信号線の各交差部にそ
   れぞれ設けられ両信号線を電気的もしくは論理的に接続
   するか否かを決定するための論理情報を記憶する記憶回
   路と具備し、述語の各引数に上記集合１の一つの信号線
   を割当て、同一の変数を共有する引数に対応した上記集
   合１の信号線をａ１、ａ２、・・・ａｎとし、上記集合
   ２の一つ信号線をｂとすると、信号線ａ１、ａ２、・・
   ・ａｎそれぞれと信号線ｂの交差部にそれぞれ設けられ
   る記憶回路に記憶される論理値を真とし、信号線ａ１、
   ａ２、・・・ａｎを除く集合１の信号線と信号線ｂの交
   差部にそれぞれ設けられる記憶回路に記憶される論理値
   を偽とすることを特徴とする論理型言語処理装置。
2. （２）述語の各引数に前記集合２の信号線の一つを割当
   て、同じ引数に対応する前記集合１の信号線と集合２の
   信号線の交差部に設けられる記憶回路に記憶される論理
   値を真とし、同一の変数を共有する二つの引数に対応す
   る前記集合１の信号線をａ１、ａ２、・・・ａｎとし、
   前記集合２の信号線をｂ１、ｂ２、・・・ｂｎとすると
   、信号線ａ１、ａ２、・・・ａｎそれぞれとｂ１、ｂ２
   、・・・ｂｎそれぞれとの交差部に設けられる記憶回路
   に記憶される論理値を真とすることを特徴とする特許請
   求の範囲第１項に記載の論理型言語処理装置。
3. （３）述語の引数として表わされる各変数に前記集合２
   の一つの信号線を割当て、同一の変数を共有する引数に
   対応した前記集合１の信号線をａ１、ａ２、・・・ａｎ
   とすると、前記変数に対応する前記集合２の信号線ｂに
   ついて、信号線ａ１、ａ２、・・・ａｎそれぞれと信号
   線ｂの交差部にそれぞれ設けられる記憶回路に記憶され
   る論理値を真とし、信号線ａ１、ａ２、・・・ａｎを除
   く集合１の各信号線と信号線ｂの交差部にそれぞれ設け
   られる記憶回路に記憶される論理値を偽とすることを特
   徴とする特許請求の範囲第１項に記載の論理型言語処理
   装置。
4. （４）前記集合１または集合２の信号線の途中には制御
   信号に基づいて信号線同士を分断する手段が設けられて
   いる特許請求の範囲第１項に記載の論理型言語処理装置
   。
5. （５）単一化の対称である二つの引数に対応する信号線
   の各交差部には前記と同様の記憶回路が設けられ、これ
   ら各記憶回路には真の論理値を記憶させるようにしたこ
   とを特徴とする特許請求の範囲第２項に記載の論理型言
   語処理装置。
6. （６）単一化の対称となる前記二つの引数に対応する信
   号線を前記集合１または集合２の信号線を介して接続す
   るようにしたことを特徴とする特許請求の範囲第１項に
   記載の論理型言語処理装置。
7. （７）前記記憶回路に対しデータシフト回路を介して前
   記情報を記憶させるようにした特許請求の範囲第１項に
   記載の論理型言語処理装置。
8. （８）前記集合１または集合２の信号線には光信号が入
   力される特許請求の範囲第１項に記載の論理型言語処理
   装置。
9. （９）前記記憶回路が集積回路中で実現されている特許
   請求の範囲第１項に記載の論理型言語処理装置。